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2018年10月25日

FPGA Asynchronous FIFO设计思路

摘要： FPGA Asynchronous FIFO设计思路 将一个多位宽，且在不停变化的数据从一个时钟域传递到另一个时钟域是比较困难的。 同步FIFO的指针比较好确定，当FIFO counter达到上限值时候，FIFO为满，当FIFO counter为0时，FIFO为空。 异步FIFO有writer po 阅读全文

posted @ 2018-10-25 10:07 沉默改良者 阅读(620) 评论(0) 推荐(0) 编辑