摘要：
Verilog手绘FVH信号 仿真结果： 阅读全文
posted @ 2018-10-08 14:56 沉默改良者 阅读(588) 评论(0) 推荐(0) 编辑
摘要：
Verilog编码规范与时序收敛 没有优先级的时候，尽量用case 时钟选择 阅读全文
posted @ 2018-10-08 14:37 沉默改良者 阅读(551) 评论(0) 推荐(1) 编辑
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Verilog编码规范与时序收敛 没有优先级的时候，尽量用case 时钟选择 阅读全文
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