摘要：色彩空间转换仿真与模型搭建 整个模型的流程为RGB--YCrCb, YCrCb--RGB 输入与输出计算结果： 注意到图像有偏移。 2.RGB YCrCb 3.YCrCb RGB 4.关于输出图像为什么会产生偏移 原因在于图像处理的过程中使用了delay,正式调试的时候，需要调整图像的同步信号 延时
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posted @ 2018-10-30 15:57
10 2018 档案
摘要：固定脉冲宽度信号生成 基于定时器和边沿检测
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posted @ 2018-10-30 15:17
摘要：关于FIFO memory buffer模块的设计 FIFO memory IP 核配置 测试及仿真： 仿真波形图： 从RAM读出来的数据会比给定的地址晚两拍。 使用仿顺序操作来写testbench也是极好的。
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posted @ 2018-10-29 10:21
摘要：什么是异步复位同步释放 1.电路原理图 2.verilog代码描述
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posted @ 2018-10-26 11:54
摘要：FPGA Asynchronous FIFO设计思路（2） 首先讨论格雷码的编码方式： 先看4bit的格雷码，当MSB为0时，正向计数，当MSB为1时，即指针已经走过一遍了，最高位翻转，此时的格雷码是反向计数，这其中整套数据以最大值（深度）为对称中心，每一个数均符合格雷码的要求，即下一个状态比上一个
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posted @ 2018-10-26 09:49
摘要：FPGA Asynchronous FIFO设计思路 将一个多位宽，且在不停变化的数据从一个时钟域传递到另一个时钟域是比较困难的。 同步FIFO的指针比较好确定，当FIFO counter达到上限值时候，FIFO为满，当FIFO counter为0时，FIFO为空。 异步FIFO有writer po
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posted @ 2018-10-25 10:07
摘要：关于接口时序 关于综合操作 我们写的代码中，产生脉冲，产生使能信号，使用的就是这种综合操作，作者对这个持有的是批判的态度。
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posted @ 2018-10-24 14:07
摘要：基于MATLAB搭建的DDS模型 说明： 累加器输出ufix_16_6数据，通过cast切除小数部分，在累加的过程中，带小数进行运算最后对结果进行处理，这样提高了计算精度。 关于ROM的使用： 直接设置ROM的深度和初始化向量。 设置输出数据的格式 输出波形 正弦波 ROM addr 波形图
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posted @ 2018-10-24 10:57
摘要：使用LFSR搭建误差补偿系统 首先弄明白什么是LFSR 线性反馈移位寄存器(LFSR)是内测试电路中最基本的标准模块结构，既用作伪随机测试码产生器，也作为压缩测试结果数据的特征分析器。 一个n阶的LFSR由n个触发器和若干个异或门组成。在实际应用当中，主要用到两种类型的LFSR，即异或门外接线性反馈
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posted @ 2018-10-24 10:48
摘要：关于让simulink中display组件显示二进制的方法 1.首先需要配置gateway out模块，勾选propagate data type to output 2.配置display模块 format:binary 这样便能显示各种进制的数据了
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posted @ 2018-10-19 16:19
摘要：在DataFrame数据表里面提取需要的行 代码功能： 在DataFrame表格中使用loc(),得到我们想要的行，然后根据某一列元素的值进行排序 此代码中还展示了为DataFrame添加列，即直接name_DataFrame['diff']=___即可，同时可以依据新添加的列元素的值，来对data
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posted @ 2018-10-17 09:46
摘要：数据分组分析—-groupby 代码功能： 对于综合表格data,基于title进行分组处理，并统计每一组的size，得到的是一个series序列，此序列可以放入索引中使用，index() 对得到的序列使用index()过滤处理后，不知道是个什么内行的量，打印出来结果如下：
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posted @ 2018-10-17 09:16
摘要：DDS生成正弦波 仿真结果： 关于ROM时序分析： 通过以上分析，明显可以看出当ROM的地址更新后，数据在两个时钟周期内不会更新，而是第三个时钟上升沿到来的时候，ROM输出数据才会更新。
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posted @ 2018-10-16 17:33
摘要：FPGA例化ROM存储表格 1.选择ROM 2.填写数据位宽和深度 3.加载ROM初始化信息，coe文件
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posted @ 2018-10-16 17:20
摘要：时钟信号的占空比调整——Verilog 仿真结果：
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posted @ 2018-10-16 16:56
摘要：信号监测 verilog 此模块用于监测某一信号源是否持续稳定的传送。 监测思路：监测信号源高电平或者低电平的宽度是否始终保持一致（一定范围内允许有误差） 仿真结果：
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posted @ 2018-10-16 16:43
摘要：使用透视表pivot_table 功能：从一张大而全的表格中提取出我们需要的信息来分析 表头里面的信息就是title, gender, 表中的内容为rating. 使用切片浏览前十行数据： 理论依据：
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posted @ 2018-10-16 15:23
摘要：使用Pandas将多个数据表合一 将多张数据表合为一张表，便于统计分析，进行这一操作的前提为这多张数据表互相之间有关联信息，或者有相同的列。 data结果： 理论依据：
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posted @ 2018-10-16 10:38
摘要：生成用于ROM初始化的coe文件 使用matlab 生成的coe文本为 此文本可以直接用于rom 的初始化（在IP核中进行添加即可）
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posted @ 2018-10-09 11:31
摘要：Verilog编码规范与时序收敛 没有优先级的时候，尽量用case 时钟选择
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posted @ 2018-10-08 14:37
摘要：关于DDS的基础知识 声明：这篇博客是我抄别人的，为什么想抄呢，因为他把DDS中的核心部件，相位累加器以及正弦ROM查找表寻址讲得明明白白，我真的好想把这篇文章据为己有。 DDS是直接数字式频率合成器（Direct Digital Synthesizer）的英文缩写，是一项关键的数字化技术。与传统的
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posted @ 2018-10-08 09:14
