博客园  :: 首页  :: 新随笔  :: 联系 :: 订阅 订阅  :: 管理

2018年6月8日

Verilog代码内寄存器值的判断

该文被密码保护。 阅读全文

posted @ 2018-06-08 15:53 沉默改良者 阅读(3) 评论(0) 推荐(0) 编辑

关于音频总线IIS的学习---Verilog

摘要： 关于音频总线IIS的学习 Verilog 主要思想: 在分析寄存器的值变化的时候，将时钟的边沿分两边来看，边沿之前，边沿之后，在always 块语句里面用来分析判断的寄存器的值，都应该用边沿变化之前的值，边沿之后， always块做操作的寄存器的值才发生变化。 记住，一定是寄存器量（reg定义的）， 阅读全文

posted @ 2018-06-08 14:45 沉默改良者 阅读(1896) 评论(0) 推荐(0) 编辑

时钟分组的用法---Clock Groups

摘要： 时钟分组的用法 Clock Groups 哪些时钟互相之间需要分组 同步时钟： 异步时钟： 不确定的时钟： 即使是从同一个MMCMs出来的时钟，有可能为不确定关系的时钟，如果它们之间的相位没有一个确定的关系。 涉及到了时钟切换问题，不同的时钟，通过后级相同的时钟树。 阅读全文

posted @ 2018-06-08 13:23 沉默改良者 阅读(3059) 评论(0) 推荐(0) 编辑