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06 2018 档案

阅读 Device Driver Programmer Guide 笔记

摘要：阅读 Device Driver Programmer Guide 笔记 xilinx驱动命名规则 以X开头 源文件命名规则 以x打头 底层头文件与高级头文件 重点来了，关于指针的使用 其中 XDevice DeviceInstance 语句用来例化设备。 举例说明： 调用与设备相应的函数时，第一个 阅读全文

posted @ 2018-06-29 10:13 沉默改良者 阅读(333) 评论(0) 推荐(0) 编辑

关于tpg例程的仿真

摘要：关于tpg例程的仿真 processor system reset rst_clk_wiz_0_148M 可以看出interconnect_aresetn和peripheral_aresetn的复位作用时间不同，内部复位的时间会短好几个时钟周期。peripheral_aresetn和peripher 阅读全文

posted @ 2018-06-28 14:58 沉默改良者 阅读(1253) 评论(0) 推荐(0) 编辑

阅读 video on-screen display v6.0笔记

摘要：阅读 video on-screen display v6.0笔记 关于axi总线时钟的区分 需要弄清楚的是aclk, aclken, aresetn 信号是和video 有关的，axi4-lite的时钟与复位信号分别是s_axi_aclk, s_axi_aclken, s_axi_aresetn, 阅读全文

posted @ 2018-06-27 15:45 沉默改良者 阅读(1430) 评论(0) 推荐(0) 编辑

Multiboot烧写文件制作说明书

摘要：Multiboot烧写文件制作说明书 本文参照xapp1247中的Advanced Applications来制作Multiboot烧写文件，烧写文件的结构以及内部工作机制如下图所示： 步骤1：生成Timer1,Timer2文件。 在Windows命令行窗口下运行如下命令： >> tclsh mul 阅读全文

posted @ 2018-06-14 13:59 沉默改良者 阅读(420) 评论(0) 推荐(0) 编辑

音频IIS并转串仿真---verilog

摘要：音频IIS并转串仿真 verilog `timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: // Engineer: ch 阅读全文

posted @ 2018-06-11 15:01 沉默改良者 阅读(46) 评论(0) 推荐(0) 编辑

音频IIS串并转换仿真---verilog

该文被密码保护。

posted @ 2018-06-11 11:04 沉默改良者 阅读(3) 评论(0) 推荐(0) 编辑

Verilog代码内寄存器值的判断

该文被密码保护。

posted @ 2018-06-08 15:53 沉默改良者 阅读(3) 评论(0) 推荐(0) 编辑

关于音频总线IIS的学习---Verilog

摘要：关于音频总线IIS的学习 Verilog 主要思想: 在分析寄存器的值变化的时候，将时钟的边沿分两边来看，边沿之前，边沿之后，在always 块语句里面用来分析判断的寄存器的值，都应该用边沿变化之前的值，边沿之后， always块做操作的寄存器的值才发生变化。 记住，一定是寄存器量（reg定义的）， 阅读全文

posted @ 2018-06-08 14:45 沉默改良者 阅读(1918) 评论(0) 推荐(0) 编辑

时钟分组的用法---Clock Groups

摘要：时钟分组的用法 Clock Groups 哪些时钟互相之间需要分组 同步时钟： 异步时钟： 不确定的时钟： 即使是从同一个MMCMs出来的时钟，有可能为不确定关系的时钟，如果它们之间的相位没有一个确定的关系。 涉及到了时钟切换问题，不同的时钟，通过后级相同的时钟树。 阅读全文

posted @ 2018-06-08 13:23 沉默改良者 阅读(3132) 评论(0) 推荐(0) 编辑

set_false_path的用法

摘要：set_false_path的用法 非功能性路径，因为两个多路选择器被相同的选择信号驱动？ 上电复位信号 set_false两个异步时钟域的路径 在两个时钟域之间，设置set_false_path，应该是互相设置为set_false,即2条语句 另外一种需要set_false的情况，异步双端口RAM 阅读全文

posted @ 2018-06-06 17:16 沉默改良者 阅读(29375) 评论(2) 推荐(2) 编辑

FPGA 关于中间环节生成时钟的约束---Generated clocks

摘要：FPGA 关于中间环节生成时钟的约束 Generated clocks FPGA 的生成时钟，有一个主时钟源，在定义的之后，需要指明主时钟源。 生成时钟主要定义的是：分频，倍频，相移等 二分频时钟定义： 相移时钟定义： forward clock 定义： 自动生成时钟： 阅读全文

posted @ 2018-06-05 19:03 沉默改良者 阅读(1670) 评论(0) 推荐(0) 编辑

FPGA 主时钟约束---primary clocks

摘要：FPGA 主时钟约束 primary clocks 个人的理解，FPGA做时钟约束的主要目的是给布局布线过程一个指导意义。 注：周期的参数值为ns waveform 里面的第一个参数为波形第一个上升沿的时间，第二参数为低一个下降沿的时间。 primary clock 具有时间零点的参考作用。 pri 阅读全文

posted @ 2018-06-05 18:46 沉默改良者 阅读(2191) 评论(0) 推荐(0) 编辑

关于set_input_delay的用法分析

摘要：关于set_input_delay的用法分析 数据分为了系统同步和源同步： 对于下降沿采集数据的情况，当下降沿时钟延迟dv_afe到达无效数据最左端时，图中1位置，为最小延时，即采集不到有效数据的临界点，当下降沿时钟延迟period-dv_bre时，到达无效数据的最右端，同样也是采集不到有效数据的临 阅读全文

posted @ 2018-06-05 13:27 沉默改良者 阅读(9009) 评论(0) 推荐(0) 编辑

关于各种BUF源语的研究

摘要：关于各种BUF源语的研究 资料来源： 单端信号需要用到的BUF 关于这些源语的约束： 增大驱动电流 关于管脚的上拉与下拉约束： ODDR的两种操作模式 关于ODDR输出时钟的应用 为什么ODDR需要这样配置 xilinx推荐 D1 High D2 Low 阅读全文

posted @ 2018-06-04 12:02 沉默改良者 阅读(707) 评论(0) 推荐(0) 编辑

什么是FPGA的HP，HR I/O

摘要：什么是FPGA的HP，HR I/O HP接口为高速接口，用于存储器或者芯片与芯片之间的接口，HR可以接受很宽的电平标准。 阅读全文

posted @ 2018-06-04 11:57 沉默改良者 阅读(4865) 评论(0) 推荐(1) 编辑

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