摘要：关于bit,bin文件的一些研究 bit文件里面有head information 但bin文件里面并不包含 bit 文件里面包含如下信息 SPI flash 时钟需要用到的源语 watchdog 设置 其实multiboot 是有两种配置模式的
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posted @ 2018-05-28 11:25
05 2018 档案
摘要：串口接收端verilog代码分析 仿真结果： 注意： 分析寄存器的更新一定要结合时钟沿，然后寄存器在时钟沿前后的变化状态。
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posted @ 2018-05-25 10:06
摘要：串口发送端verilog代码分析 仿真结果：
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posted @ 2018-05-23 16:10
摘要：verilog 代码分析与仿真 注意：使用vivado 自带的仿真工具， reg和wire等信号需要赋予初始值 边沿检测 仿真结果： 时钟二分频的巧用 仿真结果: 数据采集与数据融合 注意rgb565信号的生成 仿真结果： 成功的将两个数融合在一起，一个是寄存器里面保存的数据，一个是实时的输入数据。
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posted @ 2018-05-22 18:12
摘要：Xilinx 7 series FPGA multiboot技术的使用 当升级程序有错误的时候，系统会启动golden bitstream 注意：需要在源工程与升级工程中添加如下约束语句 生成组合mcs文件：
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posted @ 2018-05-21 15:53
摘要：关于Xilinx AXI Lite 源代码分析 自建带AXI接口的IP 首先需要注意此处寄存器数量的配置，它决定了slv_reg的个数。 读写数据，即是对寄存器slv_reg进行操作： 关于AXI写数据的代码 关于PS怎么通过函数读取AXI总线上的数据，后面有例程进行解释。 此always块使用的总
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posted @ 2018-05-18 16:16
摘要：关于缓冲的认识 Frame Buffer 重点来了：
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posted @ 2018-05-18 15:43
摘要：初识DMA 关于AXI4-Memory Map 与 AXI4-Stream之间的转换： 查阅UG1037 重点关注DataMover这一块 此图似乎有错误之处，需要再次确认。
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posted @ 2018-05-17 10:40
摘要：PCB行业研究 PCB产业上下游 关于HDI电路板 主要用于手机行业，对电路板面积有严格要求。 啥时候铜材料上涨
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posted @ 2018-05-10 11:22
摘要：5G投资逻辑 关注光模块生产厂商。 通信射频滤波器，功率放大器生产厂商。 光无源器件的需求增多
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posted @ 2018-05-09 23:32
摘要：阅读 video in to axi4-stream v4.0 笔记 axi4 stream里面只传输的有效数据。 引用： 使能了video timing controller core 的所用信号，并没有找到一个叫’locked’的，难道指代其他的？ 注意，sof信号，start of frame
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posted @ 2018-05-09 16:57
摘要：python 字符串操作 字符串输出，注意’’ 和’’ ‘’ 利用\进行转义 拼接字符串 字符串转换 长字符串处理 \ 的使用： 打印文件路径需要注意的问题
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posted @ 2018-05-04 15:51
摘要：python 基本语句 在使用python的变量前必须给它赋值，因为python变量没有默认值。 获取用户输入值 此时需要注意：input函数的返回值为文本或字符串。 一些简单的函数 乘方 绝对值 将浮点数进行圆整 使用模块，将数向下进行圆整 将数向上进行圆整 导入某个模块中的具体函数 格式如下：f
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posted @ 2018-05-04 14:18
摘要：Python 算术运算符 运算结果为浮点数 除法：/ 整除： // 求余计算： % 求余运算可以用于固定时间的检测，比如说每10分钟进行一次什么样的操作，则：minute % 10 乘方运算：
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posted @ 2018-05-04 11:34
