摘要：
总线读写 verilog代码 备注：在进行总线写操作的时候，写地址和数据信号要先准备好，等待写使能信号的到来。 非常重要的两点需要注意： 1.外部输入的控制信号，（如使能信号）往往和clk不同步，这就需要在使用前做延时处理，使其同步，这需要根据调试情况来定。 2.使能信号的使用，使能信号往往是一种脉 阅读全文
posted @ 2017-12-20 16:48 沉默改良者 阅读(2527) 评论(1) 推荐(0) 编辑
摘要：
FIFO 的控制逻辑 verilog代码 备注：分两个always块（因为fifo的读和写在不同的时钟域），对fifo的读写操作进行控制。 阅读全文
posted @ 2017-12-20 14:57 沉默改良者 阅读(1372) 评论(0) 推荐(0) 编辑