摘要：SPI核软件调试结果 一、硬件搭建 配置如下： 1.采用手动复位； 2.输入时钟27M，AXI总线工作频率100M； 3.axi_quad_spi 配置为标准模式； 4.配合软件例程的使用，挂载了CPU，axi interrupt controller等IP核。 二、软件调试 1.给SPI Flas
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posted @ 2017-12-29 15:33
12 2017 档案
摘要：SPI 核软件调试记录 1.首先说说int SpiFlashWaitForFlashReady(void)这一函数，基本上其它函数在执行的时候，都会事先执行一次此函数。 因为此函数的作用主要是用来等待，所以整个语句在一个循环里面。第一步是检测spi flash 的状态，若spi flash 已经完成
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posted @ 2017-12-29 09:15
摘要：关于IP核中中断信号的使用 以zynq系统为例 1.使能设备的中断输出信号 2.使能处理器的中断接收信号 3.连接IP核到处理器之间的中断 此处只是硬件的搭建，软件系统的编写需要进一步研究。 搭建更复杂的中断系统 AXI Timer核需要深入学习，为什么和中断控制有关系。 将两个中断信号合并成一个信
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posted @ 2017-12-27 15:17
摘要：SPI Flash Memory 芯片手册阅读 信息来源
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posted @ 2017-12-27 14:15
摘要：总线读写 verilog代码 备注：在进行总线写操作的时候，写地址和数据信号要先准备好，等待写使能信号的到来。 非常重要的两点需要注意： 1.外部输入的控制信号，（如使能信号）往往和clk不同步，这就需要在使用前做延时处理，使其同步，这需要根据调试情况来定。 2.使能信号的使用，使能信号往往是一种脉
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posted @ 2017-12-20 16:48
摘要：FIFO 的控制逻辑 verilog代码 备注：分两个always块（因为fifo的读和写在不同的时钟域），对fifo的读写操作进行控制。
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posted @ 2017-12-20 14:57
摘要：信号滤波模块verilog代码 备注：对易产生锯齿的信号进行滤波，增强其稳定性。
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posted @ 2017-12-20 11:57
摘要：FPGA中关于SPI的使用 信息来源 SPI Flash的编程 最新的SPI不止有4根信号线，可以增加到支持4bit的数据宽度 SPI Flash Basics 能够扩展成4bit数据的是MOSI信号
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posted @ 2017-12-19 16:14
摘要：SPI初识 1.信息来源 2.需要了解的是SPI(x1,x2,x4)
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posted @ 2017-12-19 11:52
摘要：Device Identifier and Device DNA初识 信息来源 怎么样去用这个DNA：
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posted @ 2017-12-19 11:37
摘要：AXI总线的工作流程 握手机制 信息来源 首先分析AXI Master的工作机制 握手机制 CMD和Data的流程图： 写操作流程：write transaction flow read操作的流程图：read command timing diagram 此处应该是有错误，既然是读操作，信号名字应该
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posted @ 2017-12-12 13:29
摘要：弄清AXI总线上每一个信号的含义 1.信息来源 2.AXI总线的端口描述 时钟与复位端口 AXI M总线--写操作--地址通道的相关信号 AXI M总线--读操作--地址通道的相关信号 AXI M总线--写操作--数据通道的相关信号 AXI M总线--读操作--数据通道的相关信号 AXI M总线--
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posted @ 2017-12-08 17:13
摘要：代码分析 1.DDR时钟的配置 外部输入25M的时钟，经过clocking wizard后，分成三个时钟，200M，5M，25M。 注意：clocking wizard 的reset端口可以直接拉低写0，不用复位。 200M时钟提供给DDR使用。 此处需要弄清楚DDR的某些端口：ui_clk,ui_
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posted @ 2017-12-08 15:03
