摘要：三段式状态机分析 编写三段式状态机，第一步是需要分析状态，并编制状态参数。 第一段： 采用时序逻辑：描述状态转换 第二段： 采用组合逻辑，描述下一状态 第三段： 输出逻辑
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posted @ 2017-11-30 17:55
11 2017 档案
摘要：关于SD-SDI,HD-SDI,3G-SDI行号的问题 1.资料来源 2.行号的插入信号 SD-SDI mode的信号不需要行号 HD-SDI，3G-SDI mode的信号必须插入行号 3.edh的插入 关于EDH的说明，（错误监测和处理），主要是作用于RX端，作用于SD-SDI mode,而HD-
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posted @ 2017-11-30 13:23
摘要：弄清SDI显示工程中的每一个信号，每一个逻辑 1. FIFO外部逻辑控制 FIFO的读和写在不同的时钟域，所以读和写的控制逻辑应当分开写在不同的两个always块语句中。 2.播出端复位信号的产生 仿真结果： 3. 当tx_change_done产生下降沿时，tx_fabric_reset信号拉高，
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posted @ 2017-11-29 11:09
摘要：几种always块的形态 1.时钟沿触发与复位触发 2.使能触发 3.预设触发 4.时序寄存器与锁存触发 5.组合逻辑
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posted @ 2017-11-29 10:13
摘要：verilog编码规范 1.Register with Rising-Edge Coding Example (Verilog) Flip-Flops and Registers Control Signals Flip-Flops and Registers control signals inc
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posted @ 2017-11-23 08:43
摘要：verilog代码 想法验证 与寄存器输出有关 1. 2. 3. 4. 5. 结论：1.第二级寄存器还是会比第一级延时一个周期 2.输入信号一点被采集到，即使在一个时钟周期内发生跳变，也不会影响寄存器的输出结果。
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posted @ 2017-11-16 08:59
摘要：MMCM与PLL 1.the clock management title(CMT) 弄清楚BUFR, IBUFG,BUFG,GT,BUFH,是什么。 2.MMCM内部结构 3.PLL内部结构 4.源语调用
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posted @ 2017-11-10 16:51
摘要：Vivado约束文件（XDC）的探究(2)
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posted @ 2017-11-09 18:47
摘要：Vivado约束文件（XDC）的探究(1) 工程建好之后会出现xdc文件： 注意：active 和 target 生成的约束文件如下：
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posted @ 2017-11-09 17:53
摘要：VGA图像显示组成模块分析 1.片上内存（FPGA RAM）充当存储器 2.静态内存（SRAM）充当存储器 3.将静态内存换为动态内存 动态内存容量大，但是即时能力不好，它无法立即响应VGA功能模块，所以直接将静态内存替换为动态内存是不可行的。 4. 5.重要思路 VGA存储模块缓冲的图像信息模块像
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posted @ 2017-11-06 17:12
摘要：关于Quad PLL /CPLL参考时钟的选择 1.参考时钟 2.channel PLL具体分析 CPLL端口描述 一张图说清了时钟为怎么被分成了north or south
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posted @ 2017-11-03 09:00
摘要：GTX的生成（包括COMMON） 1.每一个GTX Quad需要一个GTX common,同时GTX common只包含有QPLL，不包含CPLL。 2.kintex-7设备只支持GTX 3.参考时钟的选择 TX的参考时钟为CPLL 时钟源为REFCLK1_Q0; RX的参考时钟为QPLL，时钟源为
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posted @ 2017-11-02 10:15
摘要：SD-SDI播出系统 使用GTX TX产生恢复时钟 1. 2.SD-SDI恢复时钟的生成
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posted @ 2017-11-01 10:24
