摘要：DRP端口描述 1.信息来源 2.端口描述
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posted @ 2017-10-31 14:47
10 2017 档案
摘要：FIFO IP核仿真 1.FIFO IP核配置 2.FIFO测试逻辑代码 首先往FIFO里面写入512个数据（FIFO深度的一半），然后再开始同时往FIFO里面写入，读出数据。FIFO读和写的时钟域不同，对于不同时钟域的信号应该进行区分，状态机也应该分开来写。 3.测试脚本 4.仿真波形分析 仿真波
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posted @ 2017-10-26 18:48
摘要：Vivado使用技巧 (1) 1. 2.复位准则： 3. 4. 5. 6. 7. 8.
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posted @ 2017-10-26 15:01
摘要：SDI工程时钟路径分析 目前为止，尚未弄清楚的就是gtxe2_common模块了。
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posted @ 2017-10-13 16:24
摘要：VGA原理 1.VGA时序 2.不同的显示标准，有不同的水平段和垂直段 3.像素时钟和帧频的关系 联系目前调试的1080i 50Hz： 像素时钟为148.5MHz, 水平段周期 = 2640 X (1/148.5MHz) 垂直段周期 = 1125 X 水平段周期 帧频 = 1 / 垂直段周期 则，计
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posted @ 2017-10-12 14:30
摘要：阅读<All Digital VCXO Replacement for Gigabit Transceiver Applications>笔记（2） XAPP589 1. 2. 3. 4. 5.
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posted @ 2017-10-11 16:42
摘要：阅读<All Digital VCXO Replacement for Gigabit Transceiver Applications>笔记 XAPP589 1. 2. 外部设备能为transceiver提供高质量的参考时钟，但是基于FPGA逻辑生成的时钟通常有较大噪声。同时，外部时钟太多，也会增
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posted @ 2017-10-11 09:42
摘要：SDRAM单字写操作 1.单字写操作时序 2.写verilog程序体会 在初始状态，先写好跳转条件。If()....else... 3.通过仿顺序操作来实现连续写操作 首先完成单字写操作，然后跳转到下一个状态（计数器），通过下一个状态再还回到单字写操作的步骤中去。如果计数器计数满了，则代表连续写操作
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posted @ 2017-10-10 14:48
摘要：SDRAM 页读写 1.SDRAM页访问 一页通俗的来讲就是一行。 SDRAM页写操作时序图： 2.DDR（经常被提起，但是我和你不熟） DDR的连续访问操作 给DDR一个write命令，同时给出Bank，Col的信息，在WL=2时间后，如果给出下一个write命令和Bank,Col信息，则DDR可
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posted @ 2017-10-03 23:48
摘要：雪球访谈笔记 20170928 研发工程师的角度看公司： 找准公司的性质： 企业亏损与价值投资： 价值投资的分歧，主要还是看成绩：
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posted @ 2017-10-01 23:51
