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2017年8月7日

时钟分频方法---verilog代码

摘要： 时钟分频方法 verilog代码 本文以SDI播出部分的工程为例，来说明一种时钟分频的写法。SD-SDI工程中播出时钟tx_usrclk为148.5MHz,但tx_video_a_y_in端的数据采样与tx_ce（门控时钟）有关。通过对tx_usrclk时钟进行分频，5clocks 6clocks 阅读全文

posted @ 2017-08-07 11:02 沉默改良者 阅读(4078) 评论(0) 推荐(0) 编辑