摘要：Using the SDRAM on Altera’sDE1-SoC Board with Verilog Designs 1.DE1-SOC Board上SDRAM资源 2.系统架构框图 3.关于SDRAM controller SDRAM controller能生成SDRAM芯片所需要的信号，但
阅读全文
posted @ 2017-02-24 17:23
02 2017 档案
摘要：阅读 ‘External Memory PHY Interface (ALTMEMPHY)’笔记 1.PLL reference clock frequency 此处控制器输入时钟设置为100MHz,同样在顶层文件的代码中也有体现： 2.Memory clock frequency 此时钟是传给me
阅读全文
posted @ 2017-02-23 15:24
摘要：回看《例说FPGA》 DDR2控制器集成与读写测试 1.DDR2 IP核的配置 需要弄清楚的选项主要有： PLL reference clock frequency Memory clock frequency Controller data rate 对于DDR2 芯片的选型，可以在Memory
阅读全文
posted @ 2017-02-22 15:36
摘要：Qsys 设计流程 Qsys System Design Tutorial 1.Avalon-MM Pipeline Bridge Avalon-MM Pipeline Bridge在slave端口接受命令，然后在master端口发送命令。可以把Pipeline Bridge理解为集线器，可以缩减F
阅读全文
posted @ 2017-02-22 09:28
摘要：关于RGB Resampler IP核的测试 1.RGB Resampler功能描述 将输入的RGB数据流转换成其它格式的RGB数据流。 2.功能验证 设置源图像像素数据为：3X4格式。 设置RGB Resampler参数如下图所示，将24-bit RGB格式转换为40-bit RGBA格式。 顶层
阅读全文
posted @ 2017-02-18 11:16
摘要：Matlab位运算函数： 例子： 运行结果：
阅读全文
posted @ 2017-02-17 10:21
摘要：关于Test--Pattern Generator IP核的测试 1.Test--Pattern Generator 功能介绍 生成24-bit RGB视频流，此IP核可以用于系统测试，不需要先在片上ROM存储图片数据，然后在进行后续操作。 2.Qsys系统搭建 3.将Qsys系统生成的模块添加进入
阅读全文
posted @ 2017-02-17 09:59
摘要：1.新建Quartus II工程 2.新建Qsys系统 3.如果没有我们需要添加的IP，需要自己额外添加 4在我们新建的Quartus工程里面新建一个文件夹，命名为ip; 5.将我们已经下载好的IP文件复制到这个ip文件夹中： 6.在Qsys系统中依然没有我们添加的IP核，因此，需要关闭Qsys系统
阅读全文
posted @ 2017-02-13 09:52
摘要：1.新建工程 2.添加原理图文件 注：似乎Nios II工程都需要涉及到原理图编程。 3.进入Qsys进行内核设计 注：启动Qsys后，系统已经为内核默认添加了一个组件clk_0。 4.设置时钟名字和频率 注：开发板上的时钟输入为50MHz。 5.添加Nios II核 注：选择Nios II Cor
阅读全文
posted @ 2017-02-09 09:00
