是什么总线
你好,dalaycorrection和estimation_phase是自己写的还是调用的IP?
请问有没有cordicdemonew模块的代码?
大哥,你太牛了,网上找了很多方法都不行,你这个行,牛叉
您好,楼主我想问一下您顶层中的spi_ss是需要绑定引脚吗?
谢谢博主分享,解决一个大难题。
还有一个问题,生成彩色条需不需要生成隔行的,你的代码是逐行大彩色条
你好,就是代码我在fpga芯片上实现,出现不同步的现象。采用的时钟是SDI的时钟148.我想生成彩色条需不需要考虑隔行生成彩色条。在代码中我没有发现隔行生成
哦哦,博主我找到了,你在2017年的7月继续更新了
请问可以再继续更新这篇博客吗?写完后续的GTX与SDI core的连接过程
郁闷了 ,和你这个设置一摸一样,下到KC705的板子上,init_calib_complete就是一直拉不高 头大
怎么没有图片的,怎么转换?
FPGA 关于中间环节生成时钟的约束---Generated clocks
FPGA 的生成时钟,有一个主时钟源,在定义的之后,需要指明主时钟源。
生成时钟主要定义的是:分频,倍频,相移等
二分频时钟定义:
相移时钟定义:
forward clock 定义:
自动生成时钟:
Powered by: 博客园 Copyright © 2025 沉默改良者 Powered by .NET 9.0 on Kubernetes
【推荐】编程新体验,更懂你的AI,立即体验豆包MarsCode编程助手
【推荐】凌霞软件回馈社区,博客园 & 1Panel & Halo 联合会员上线
【推荐】抖音旗下AI助手豆包,你的智能百科全书,全免费不限次数
【推荐】博客园社区专享云产品让利特惠,阿里云新客6.5折上折
【推荐】轻量又高性能的 SSH 工具 IShell:AI 加持,快人一步