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set_false_path的用法 沉默改良者 2018-06-06 17:16 阅读:29375 评论:2 推荐:2 编辑   
vivado各版本的区别 沉默改良者 2018-03-19 17:42 阅读:27923 评论:0 推荐:0 编辑   
使用Vivado的block design 沉默改良者 2017-06-19 14:30 阅读:20555 评论:0 推荐:0 编辑   
DFT计算过程详解 沉默改良者 2020-02-27 19:03 阅读(15134) 评论(0) 推荐(0) 编辑   
Vivado中ILA的使用 沉默改良者 2017-05-08 18:33 阅读:14073 评论:0 推荐:1 编辑   
Vivado约束文件（XDC）的探究(1) 沉默改良者 2017-11-09 17:53 阅读:13272 评论:0 推荐:1 编辑   
关于vivado----xdc文件时钟约束的初识 沉默改良者 2017-05-11 18:43 阅读:13156 评论:0 推荐:0 编辑   
Xilinx FPGA开发环境vivado使用流程 沉默改良者 2017-05-10 18:31 阅读:12311 评论:0 推荐:1 编辑   
关于AXI_Quad_SPI的寄存器配置 沉默改良者 2018-03-08 09:11 阅读:9979 评论:23 推荐:2 编辑   
关于set_input_delay的用法分析 沉默改良者 2018-06-05 13:27 阅读:9009 评论:0 推荐:0 编辑   
解决新版本Vivado打开老工程IP锁住的问题 沉默改良者 2017-07-14 16:53 阅读:8730 评论:2 推荐:2 编辑   
安装centos7启动项配置 沉默改良者 2017-03-06 15:25 阅读:8300 评论:4 推荐:3 编辑   
基于Lattice_CPLD/FPGA Diamond 开发流程 沉默改良者 2016-10-13 16:53 阅读:7739 评论:0 推荐:0 编辑   
关于让simulink中display组件显示二进制的方法 沉默改良者 2018-10-19 16:19 阅读:6126 评论:0 推荐:0 编辑   
Vivado简单调试技能 沉默改良者 2017-06-08 19:08 阅读:5958 评论:3 推荐:1 编辑   
第一个FPGA工程----点亮开发板上的3个LED灯 沉默改良者 2016-08-10 23:21 阅读:5757 评论:0 推荐:0 编辑   
Block Design 小技巧之添加RTL代码到block_design 沉默改良者 2017-09-25 13:14 阅读:5583 评论:0 推荐:0 编辑   
BeautifulSoup库children(),descendants()方法的使用 沉默改良者 2017-04-18 00:33 阅读:5556 评论:3 推荐:0 编辑   
生成用于ROM初始化的coe文件---使用matlab 沉默改良者 2018-10-09 11:31 阅读:5346 评论:4 推荐:1 编辑   
基于Verilog HDL整数乘法器设计与仿真验证 沉默改良者 2016-08-08 21:11 阅读:5084 评论:0 推荐:1 编辑   
关于CPLD与FPGA的对比分析 沉默改良者 2016-07-19 12:53 阅读:4987 评论:0 推荐:1 编辑   
什么是FPGA的HP，HR I/O 沉默改良者 2018-06-04 11:57 阅读:4865 评论:0 推荐:1 编辑   
verilog 代码分析与仿真 沉默改良者 2018-05-22 18:12 阅读:4503 评论:0 推荐:0 编辑   
DE2-115开发板学习（1_时钟信号引脚分配与复位信号的产生） 沉默改良者 2016-12-04 20:11 阅读:4417 评论:0 推荐:0 编辑   
时钟信号的占空比调整——Verilog 沉默改良者 2018-10-16 16:56 阅读:4347 评论:0 推荐:0 编辑   
关于FIFO异步复位的问题 沉默改良者 2018-08-09 12:01 阅读:4316 评论:0 推荐:0 编辑   
BT.656 NTSC制式彩条生成模块(verilog) 沉默改良者 2017-08-09 10:39 阅读:4203 评论:3 推荐:0 编辑   
关于AXI4-Stream to Video Out 和 Video Timing Controller IP核学习 沉默改良者 2017-07-14 15:37 阅读:4149 评论:0 推荐:0 编辑   
时钟分频方法---verilog代码 沉默改良者 2017-08-07 11:02 阅读:4092 评论:0 推荐:0 编辑   
弄清AXI总线上每一个信号的含义 沉默改良者 2017-12-08 17:13 阅读:4080 评论:0 推荐:0 编辑   
关于bit,bin文件的一些研究 沉默改良者 2018-05-28 11:25 阅读:3877 评论:0 推荐:2 编辑   
MATLAB System Generator初识 沉默改良者 2018-03-20 14:04 阅读:3689 评论:0 推荐:0 编辑   
关于信号的延迟---verilog 沉默改良者 2018-02-08 13:53 阅读:3669 评论:0 推荐:0 编辑   
回看《例说FPGA》---DDR2控制器集成与读写测试 沉默改良者 2017-02-22 15:36 阅读:3650 评论:0 推荐:0 编辑   
带宽怎么算---Gbit/s 沉默改良者 2019-03-21 11:48 阅读(3644) 评论(0) 推荐(1) 编辑   
在DataFrame数据表里面提取需要的行 沉默改良者 2018-10-17 09:46 阅读:3518 评论:0 推荐:0 编辑   
将自己写的HDL代码封装成带AXI总线的IP 沉默改良者 2017-06-28 17:39 阅读:3466 评论:0 推荐:0 编辑   
Video Test Pattern Generator(7.0)软件调试记录 沉默改良者 2017-09-14 19:19 阅读:3464 评论:0 推荐:0 编辑   
使用Vivado进行行为级仿真 沉默改良者 2017-08-01 15:58 阅读:3365 评论:0 推荐:0 编辑   
System Generator 生成IP核在Vivado中进行调用 沉默改良者 2018-04-03 13:25 阅读:3320 评论:0 推荐:0 编辑   
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