摘要： mips core simulation1. RTL 设计遵照MIPS五级流水（IF, ID, EX, MEM, WB）体系结构进行相应的RTL设计。包含ROM（或者I cache, 在IF_stage），regfile，RAM(或者是D cache，在MEM_stage)。2. 仿真Xilinx的memory interface 可以分为三种：intereface, coregen, primitive三种形式的可控性由低到高，interface 是auto-infer出来的，coregen是使用 IP tool来创建，primitive是直接使用相应的module primitive 来得 阅读全文