EDA工具介绍（数字设计）

By Rui Chen

前记：在eetop论坛，或是其它站点上看到了很多介绍IC或者FPGA设计工具系统的资料，但是感觉都不是很综合。所以这里尝试做一个2012版的EDA工具介绍。

FPGA设计

基本设计工具，QUARTUS, ISE, Synplify pro, Modelsim.

主流FPGA器件主要是两家，Altera和Xilinx。所以两家的QUARTUS和ISE是FPGA设计流程中的基础。

当然synplify pro也对各自有支持。

Modelsim既有OEM版，也有SE版，行行种种，作为ISE设计流程中的无缝环节，用Modelsim SE是个不错的选择。

IC 设计工具

基本设计工具：Verdi，DC，PT，FM，SoC Encounter，还有Calibre。

世界三大EDA厂商一般指的是Cadence, Synopsys, Mentor Graphics，四强的话好包括Springsoft。就我个人的理解，Synopsys主要是强在前端，DC和PT是公认的标准。Cadence牛在后端，无论是RF, 数字，亦或是PCB级，它的后端布线工具都用的挺广的。MG的工具则有点分散，物理验证和参数提取的Calibre也是大多数公司采用的sign off 工具，而Modelsim也用的是相当广泛，最近CatapultC的SystemC综合工具也涌现出来和Synopsys的Synphony C Compiler来抗衡。个人的理解，MG工具的流行主要是在其平台友好性，几乎所有的工具都可以在windows上运行，而这一点是前两家难以做到的。Springsoft最突出的工具可能就是从Debussy过渡来的Verdi(现在已经是Verdi3了)，主要是用来做代码查错。

代码查错的工具：Synopsys的LEDA(最简单), Springsoft的nLint，Spygalss（最全面，可以做CDC）

仿真：Synopsys VCS，Cadence NC-Verilog, Verilog-XL，以及MG的Modelsim和Questasim（两者间命令上没有太大的差别，但是后者主要是针对各大验证方法学来的，对SystemVerilog支持更好）

综合：S的DC，Cadence的Buildgates。

时序：S的PT，Cadence的pearl

Layout工具：Cadence的Virtuoso，Springsoft的laker

P&R：S的ICC，Astro，Cadence的SoC Encounter(现在改为EDI)

DRC, LVS,参数提取 : S的Herclues,StarRC(Herclues做物理验证，StarRC做参数提取)，Cadence Diva/Dracula/Assura（Assura需要单独装）以及MG的Calibre 

Spice工具：S的Hspice以及Cadecen的Spectre

--update(0810):

Synopsys 的设计部分是Galaxy Design System, 验证部分是Discovery platform.

从前到后的全流程设计，VCS, DC, DFTC, Formality, Prtimetime, TetraMAX(ATPG)

后端的是，Hercules(DRC, LVS), ICC(including Design Planning), 参数提取Star-RCXT.

Sign off, STA是Primetime, SI是PT-SI, transistor仿真是Hsim(Nanosim, 都是FastSpice家族的，不同于Hspice和Spectre，不清楚具体区别)，power是Primerail(Astro-rail来的)

Cadence的全流程很多工具都没有接触到（ref_link）

通过link中的右边栏的相关产品，可以发现encounter家族还是有很多和Synopsys的对应产品，只不过，都是encounter的名字，常说的APR工具其实是encounter design implementation(EDI) system。这才是比较专业的叫法。

mentor

前面关于mentor的讲法不是很准确，固然和win有很强的相关性，但发现mentor的产品很多走的是验证路线。无论是功能仿真，还是PCB级或物理验证，都是验证的路线。物理验证当然是Calibre, mbistarchitect 也是业内用于做mbist做多的产品。