摘要：
在像PCIE这样的高频环境中，传送线在信号线上驱动电压变化时会出现阻抗，信号线的宽度和到接地的距离都会影响其阻抗，所以在设计PCB时需要参考PCIE总线规范，特别要注意考虑信号阻抗匹配。以下供设计PCB时作为参考：●插卡从金手指边缘到PCIE芯片管脚的走线长度应限制在4英寸（约100mm毫米）以内。超过该长度后需要使用高频差分传输线，我们可以提供延长300mm以上的技术方案。●PCIE的PERPN，PETPN，PECKPN是三个差分对线，其中PECKPN是100MHz频率的差分信号线，需要注意保护，前两对是2.5GHz频率的差分信号线，更需要注意保护。●差分对线中的两条走线要同步布线。如果.. 阅读全文
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在一个敏感的输入线路两旁并行走一对接地的线，串扰可以减少一个数量级。 数字电路中，一个完整的地平面可以带来接地保护走线的大部分好处，但保护走线比完整的地平面更有优势。 根据经验，两条微带线之间插入两端接地的第三条线，微带线之间的耦合减半；如果第三条线通过很多过孔连接到地平面，耦合将再减半。 阅读全文
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用表示源端阻抗，传输线阻抗，表示末端阻抗。 末端的反射系数如下： 源端反射系数如下： 当源端信号传送到传输线上时，信号幅度： 当对末端进行阻抗匹配时（此时假设源端未进行匹配。源端驱动器的输出阻抗一般很小，为便于分析，这里假设为0），根据（3）式，此时传输线上的信号幅度为驱动信号幅度。由于末端进行了匹配，根据（1）计算的反射系数为0，所以末端信号幅度会等于驱动信号幅度。消除了反射的影响。 当对源端进行阻抗匹配时（此时假设末端为进行匹配。末端接收器的输入阻抗一般很大，便于分析，这里假设末端开路，即阻抗无穷大），由于源端进行了匹配，阻抗等于传输线阻抗，根据（3）式，此时传输线上的信号... 阅读全文
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为消除反射，有两种终端匹配电阻的端接方式： 阅读全文
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一般来说，当传输线很短时，传输延时在一定的范围内，此时虽然仍然存在反射，但反射的波形在信号的上升沿之内，则从波形看，没有大的影响，但究竟传输延时短到什么程度才算短呢？我们做一个实验，还是通过spice仿真得到结果。图1为仿真电路图，该信号源端上升时间为1ns，幅度为1V，阻抗为10欧姆。图1 仿真电路图1、Td=40%Tr(Tr为上升时间，Td为传输延时)，开路终端波形。图2 Td=40%Tr，开路终端波形2、Td=30%Tr(Tr为上升时间，Td为传输延时)，开路终端波形。图3 Td=30%Tr，开路终端波形3、Td=20%Tr(Tr为上升时间，Td为传输延时)，开路终端波形。此时的过冲约为 阅读全文
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1、系统同步输出 分析FPGA内部时序单元到输出端口的路径时，当source clock 和 destination clock 来自统一系统时钟，称为系统同步输出（system synchronous output）。 当source clock 或者 destination clock 不在FPGA设计中时，则需要约束一个虚拟时钟，如图1所示，source clock 是CLKA，destination clock 是CLKB，其中CLKA通过FPGA时钟输入端口引入FPGA内部（约束成主时钟），而CLKB引入到FPGA外部的板上芯片，并没有引入FPGA内部，因此需要将CLKB约束成虚.. 阅读全文
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材料选择若线路长度小于20inch且速度小于3.125Gbps，那么FR-4材料是可以接收的；如果需要更长的线路或者更高的速度，可以考虑选用高速材料，如ROGERS 3450。差分线路对 在FR-4材料中，100mil的线路距离差会导致差分信号间大约有18ps的差异。最好使用PCB设计工具中的自动线路匹配进行差分等长匹配。总体来说，希望做到差分线路对之间的长度差不大于50mil。差分线路宽度和间隔 每种特定叠层结构都需要独自设计差分线路宽度和间隔。可以使用专门的阻抗计算软件计算这些参数。如下图,通过设定合适的参数，来使差分线阻抗达到100欧姆，单线阻抗50欧姆。过孔 千兆级信号差分线... 阅读全文
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1.微带线是一根带状导(信号线)．与地平面之间用一种电介质隔离开。如果线的厚度、宽度以及与地平面之间的距离是可控制的，则它的特性阻抗也是可以控制的。 2.带状线是一条置于两层导电平面之间的电介质中间的铜带线。如果线的厚度和宽度、介质的介电常数以及两层导电平面间的距离是可控的，那么线的特性阻抗也是可控的.单位长度微带线的传输延迟时间，仅仅取决于介电常数而与线的宽度或间隔无关。 因为微带线一面是FR4（或者其他电介质）一面是空气（介电常数低）因此速度很快，利于走对速度要求高的信号（例如差分线，通常为高速信号，同时抗干扰比较强）；带状两边都有电源或者底层，因此阻抗容易控制，同时屏蔽较好，但是... 阅读全文
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所谓资源分配，是指在互斥条件下，共享ALU的过程。 通常利用多路选择器的引入，来减少ALU的个数，从而节省资源。 看下列实例：if (!ishreg) data_out = addr_load + chip_sel;else if (rd_wr) data_out = read + write;else data_out = addr_load + read; 改进后：if (!shReg)begin temp1 = addr_load; temp2 = chip_sel;endelse if (rd_wr)begin temp1 = read; temp2 = wri... 阅读全文
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两个不相关的时钟频率之间的数字前端·异步时钟切换电路异步切换会产生runt脉冲和毛刺使得系统不可靠。下面所示的电路揭示了这些问题的一个解决办法。 当选择（SELECT）输入稳定的时候（或者为高电平或者为低电平），这两个控制触发器处于相反的状态，两个时钟输入中的一个驱动时钟输出。 当选择（SELECT）输入变化时，这个影响要等到原来的选择的时钟源的下一个下降沿复位它的控制触发器之后才会有。输出时钟信号然后会保持低电平直到新选择时钟的下一个下降沿置位它的控制触发器，使得新选择的时钟来驱动输出时钟。 任何时钟切换都开始于原来选择的时钟变低时，输出时钟然后会保持低电平直到新选择的时钟先变低然 阅读全文