VERILOG之assign

       assign相当于连线，一般是将一个变量的值不间断地赋值给另一个变量，就像把这两个变量连在一起，所以习惯性的当做连线用，比如把一个模块的输出给另一个模块当输入。

       assign的功能属于组合逻辑的范畴，应用范围可概括为以下三点：

     （1）持续赋值；

     （2）连线；

     （3）对wire型变量赋值，wire是线网，相当于实际的连接线，如果要用assign直接连接，就用wire型变量。wire型变量的值随时变化。其实以上三点是相通的。

       要更好的把握assign的使用，Verilog中有几个要点需要深入理解和掌握：

    （1）在Verilog module中的所有过程块（如initial块和always块）、连续赋值语句（如assign语句）和实例引用都是并行的。在同一module中这三者出现的先后顺序没有关系。

   （2）只有连续赋值语句assign和实例引用语句可以独立于过程块而存在于module的功能定义部分。

   （3）连续赋值assign语句独立于过程块，所以不能在always过程块中使用assign语句.

 

参考：http://blog.csdn.net/avrmcu1/article/details/13024229