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2017年4月19日

摘要： 1. Error: (vlog-7) Failed to open design unit file "D:/Xilinx/verilog/src/glbl.v" in read mode求解决阅读全文

posted @ 2017-04-19 11:15 yf869778412 阅读(1603) 评论(0) 推荐(0) 编辑

摘要： 1. 建一个总文件夹，如cnt2. 为源代码，测试台文件，仿真各建一文件夹。如src,tb,sim3. 编写源代码，testbench。如cnt.v,tb_cnt.v文件，同时文件名里的模块名与文件名相同，如module cnt( ), module tb_cnt( )。4. 再sim文件夹里加入t 阅读全文

posted @ 2017-04-19 09:34 yf869778412 阅读(1195) 评论(0) 推荐(0) 编辑

ModelSim+Synplify+Quartus的Alte

摘要： [page_break] 本文适合初学者,源代码:mux4_to_1.v 工作内容: 1、设计一个多路选择器，利用ModelSimSE做功能仿真； 2、利用Synplify Pro进行综合，生成xxx.vqm文件； 3、利用Quartus II导入xxx.vqm进行自动布局布线，并生成xxx.vo( 阅读全文

posted @ 2017-04-19 09:33 yf869778412 阅读(548) 评论(0) 推荐(0) 编辑

2017年4月17日

摘要：需求说明：Lattice系统FPGA入门内容：Lattice与Altera、Xilinx对比来自：时间的诗 1.Lattice与Altera、Xilinx对比 lattice的FPGA是基于EEPROM的，在你设计的时候程序不会因为你掉电而消失而altera的和xilinx的都是基与SRA 阅读全文

posted @ 2017-04-17 09:57 yf869778412 阅读(3830) 评论(0) 推荐(0) 编辑

以太网基础知识0（UDP和TCP有什么区别）

摘要：参考：http://zhidao.baidu.com/link?url=GSIg9_zFhWi6PHezalQveRwwUsU0as7k6MFd05r-cruLT1yDABARraHkuq8ohdIR54QtTIOHypS3Y0MTtnRcJ_ 1、概述 TCP 传输控制协议,提供的是面向连接、可靠阅读全文

posted @ 2017-04-17 09:52 yf869778412 阅读(764) 评论(0) 推荐(0) 编辑

视频图像处理基础知识0（双线性插值算法进行图像缩放）

摘要：双线性插值(说的很明白) 来自：http://www.cnblogs.com/linkr/p/3630902.html http://www.cnblogs.com/linkr/p/3630902.html 双线性插值，这个名字咋一听很高大上的样纸，再在维基百科上一查（见文末，我去，一堆的公式吓死人阅读全文

posted @ 2017-04-17 09:51 yf869778412 阅读(1672) 评论(0) 推荐(0) 编辑

Verilog基础知识0（`define、parameter、localparam三者的区别及举例）

摘要： 1、概述 `define：作用 -> 常用于定义常量可以跨模块、跨文件; 范围 -> 整个工程; parameter：作用 -> 常用于模块间参数传递; 范围 -> 本module内有效的定义; localparam 作用 -> 常用于状态机的参数定义; 范围 -> 本module内有效的定义，不阅读全文

posted @ 2017-04-17 09:43 yf869778412 阅读(739) 评论(0) 推荐(0) 编辑

verilog中的default应该赋什么样的值

摘要： Q：在状态机的case语句中，最后要加上默认项default，可是我看到有的书上写的是一个确定的状态，有的则是不定态xxx，到底应该写那个啊？求助！ A1：取决于case条件是否完备啦如果你的case条件已经完备，那default不写也无所谓呀，一定要写的话，随便赋值都可以如果case条件不完备，d 阅读全文

posted @ 2017-04-17 09:05 yf869778412 阅读(5950) 评论(0) 推荐(0) 编辑

对Verilog 初学者比较有用的整理(转自它处)

摘要：对Verilog 初学者比较有用的整理(转自它处) ******************************************************************************************************************** *作者: Ia 阅读全文

posted @ 2017-04-17 08:58 yf869778412 阅读(2158) 评论(2) 推荐(1) 编辑

verilog中的latch到底是个啥？？简直快疯了！！！！！

摘要：在很多地方都能看到，verilog中if与case语句必须完整，即if要加上else,case后要加上default语句，以防止锁存器的发生，接下来就来说说其中原因。一，什么是锁存器？锁存器与触发器的区别。锁存器与触发器最大的区别在于，锁存器是电平触发，而触发器是边沿触发。锁存器在不锁存数据时，阅读全文

posted @ 2017-04-17 08:52 yf869778412 阅读(5284) 评论(0) 推荐(1) 编辑

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