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AXI4 STREAM DATA FIFO是输入输出接口均为AXIS接口的数据缓存器，和其他fifo一样是先进先出形式。可以在跨时钟域的应用中用于数据缓冲，避免亚稳态出现。支持数据的分割和数据拼接。在使用该IP核之前，我们应该熟悉该IP核的各种参数设定的含义。 上图则是该IP核的参数设定界面（开发环 阅读全文
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目的： 自定义一个IP核，通过AXI总线与ARM系统连接 环境： Win7 32bit Vivado2014.4.1 Xilinx sdk2014.4 开发板： Zc702 第一步： 新建一个自定义的HDL模块，本实验新建一个16位加法器，保存为test.v,代码如下 module test( in 阅读全文
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第七步 进入SDK开发环境 编译完成后弹出如下对话框，选择SDK的工作目录。在MicroblazeTutor中创建一个Workspace文件夹，并选择该文件夹为SDK的工作目录。 进入SDK主界面。 第八步 使用SDK向导创建Hello World工程 依次点选File – New –Xilinx 阅读全文
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ISE创建Microblaze软核（二） (2012-07-13 15:09:08) 转载▼ ISE创建Microblaze软核（二） 转载▼ 标签： 杂谈 分类： FPGA开发 杂谈 第四步 进入Platform Studio操作界面 通过向导创建软核后，进入到PlatformStudio——内核 阅读全文
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在使用FPGA时，有时会用到它做为主控芯片。对于习惯于单片机及C语言开发的人，使用FPGA做主控芯片，首先还是想到它的嵌入式软核功能。如果能够基于Microblze软核进行C语言程序的开发，相对于使用生疏的Verilog语言进行项目的开发，将会起到事半功倍的效果。 下面就如何使用ISE创建Micro 阅读全文
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基于FPGA的DDR3多端口读写存储管理系统设计 文章出处：电子技术设计 发布时间： 2015/03/12 | 1747 次阅读 基于FPGA的DDR3多端口读写存储管理系统设计 文章出处：电子技术设计 发布时间： 2015/03/12 | 1747 次阅读 每天新产品 时刻新体验专业薄膜开关打样工 阅读全文
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[求助] 关于DDR3的读写操作，看看我的流程对吗？ 最近简单调了一下KC705开发板上面的DDR3，型号是MT8JTF12864HZ-1G6；有时候加载程序后，发现读出数据不是写进去的，在这将我的操作思路说下，有弄过的说说哪块有问题：1.ip核的sys_clk_i给400M时钟，clk_ref_i 阅读全文
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DDR3内存详解，存储器结构+时序+初始化过程 DDR3内存详解，存储器结构+时序+初始化过程 标签： DDR3存储器博客 2017-06-17 16:10 1943人阅读 评论(1) 收藏 举报 标签： DDR3存储器博客 2017-06-17 16:10 1943人阅读 评论(1) 收藏 举报 阅读全文
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【ZYNQ-7000开发之九】使用VDMA在PL和PS之间传输视频流数据 原创 2016年01月14日 11:35:02 标签： VDMA / zynq / zedbaord / AXI 10384 原创 2016年01月14日 11:35:02 标签： VDMA / zynq / zedbaord 阅读全文
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基于AXI VDMA的图像采集系统 转载 2017年04月18日 17:26:43 标签： framebuffer / AXIS / AXI VDMA 2494 转载 2017年04月18日 17:26:43 标签： framebuffer / AXIS / AXI VDMA 2494 本课程将对X 阅读全文