yf869778412

2017年12月5日

摘要： 1.建立工程首先和Vivado设计一中一样，先建立工程（这部分就忽略了） 2.create block design 同样，Add IP 同样，也添加配置文件，这些都和设计一是一样的，没什么区别。双击，ZYNQ7 Processing System 下面的就和设计一中有一些不一样了：选择PS- 阅读全文

posted @ 2017-12-05 16:13 yf869778412 阅读(1153) 评论(0) 推荐(0) 编辑

vivado设计一：建立第一个入门工程（基于zybo）

摘要： vivado设计一：建立第一个入门工程（基于zybo） 0赞 vivado设计一：建立第一个入门工程（基于zybo）发表于 2014/6/17 23:03:25 阅读（8777）评论（4）软件：vivado 2013.4 电脑：xp系统硬件：zybo（基于xilinx 的zynq-7010主阅读全文

posted @ 2017-12-05 09:54 yf869778412 阅读(522) 评论(0) 推荐(0) 编辑

2017年12月4日

Vivado使用技巧：封装自己设计的IP核

摘要：概述 Vivado在设计时可以感觉到一种趋势，它鼓励用IP核的方式进行设计。“IP Integrator”提供了原理图设计的方式，只需要在其中调用设计好的IP核连线。IP核一部分来自于Xilinx官方IP；一部分来自于第三方IP，其中有的是在网络上开源的；另一部分就是自己设计的IP。有时候我们需要把阅读全文

posted @ 2017-12-04 16:41 yf869778412 阅读(7792) 评论(1) 推荐(1) 编辑

Vivado Logic Analyzer的使用

摘要： chipscope中，通常有两种方法设置需要捕获的信号。1.添加cdc文件，然后在网表中寻找并添加信号2.添加ICON、ILA和VIO的IP Core 第一种方法，代码的修改量小，适当的保留设计的层级和网线名，图形化界面便于找到需要捕获的信号。第二种方法，对代码的改动量大一些，同时需要熟悉相关I 阅读全文

posted @ 2017-12-04 16:36 yf869778412 阅读(1090) 评论(0) 推荐(0) 编辑

Vivado Logic Analyzer的使用（二）

摘要：本文基于Vivado 2014.2，阅读前请参考前文http://blog.chinaaet.com/detail/37264 之前的设计都是出发后直接捕获数据。其实，与chipscope类似，可以设置捕获数据的条件。 1. 将Capture mode设置为BASIC。 2. 在Basic Trig 阅读全文

posted @ 2017-12-04 16:35 yf869778412 阅读(1520) 评论(0) 推荐(0) 编辑

Vivado Logic Analyzer的使用（一）

摘要：本文基于Vivado 2014.2，通过一个简单的设计来讨论Vivado Logic Analyzer的功能。在上一篇http://blog.chinaaet.com/detail/37242中，设置好了需要捕获的信号。完成Implementation后，生成bit文件，打开Hardware M 阅读全文

posted @ 2017-12-04 16:29 yf869778412 阅读(1542) 评论(0) 推荐(0) 编辑

Vivado Logic Analyzer的进一步探讨

摘要：本文基于Vivado 2014.2，代码基于文章http://blog.chinaaet.com/detail/37239中使用的代码。这一篇仅讨论在综合后的Netlist中选择信号进行捕获的方法。第一个问题就是，只有Nets下的信号可以设置mark debug。从原理上来说是很不合理的。Ch 阅读全文

posted @ 2017-12-04 16:28 yf869778412 阅读(361) 评论(0) 推荐(0) 编辑

强大的Vivado IP工具——自定义IP的使用

摘要：首先，要指出，本文不描述任何IP的功能与使用。在开发一个大型FPGA项目时，多人协作是必不可少的。这个时候，如何提交设计给负责集成的人，是项目开发中最关键的问题之一。常用的一个方法是，提交网表。网表的提交可以算是相当方便的操作了，这在ISE的时期还体会不到，但到了Vivado中，正如amazin 阅读全文

posted @ 2017-12-04 16:19 yf869778412 阅读(11413) 评论(0) 推荐(0) 编辑

Xilinx IP核使用(一)--FIFO

摘要：今天在将SRIO的数据存入FIFO后，然后把FIFO中的数据不断送入FFT进行运算时，对于几个控制信号总产生问题。所以单独对FIFO进行了仿真。原来感觉FIFO的几个参数端口一目了然啊，还需要什么深入了解吗，在实验发生问题才知道当时的想法多么幼稚啊。下面对xilixn FIFO核进行下简单说明，配阅读全文

posted @ 2017-12-04 15:59 yf869778412 阅读(2733) 评论(0) 推荐(0) 编辑

2017年12月1日

PCIe to AXI Translation——PCIe 内存空间到AXI内存空间的转换

摘要： PCIe to AXI Translation——PCIe 内存空间到AXI内存空间的转换 UltraScale系列芯片包含PCIe的Gen3 Integrated Block IP核在内的多种不同功能的IP核都会有一页设置为PCIe：BARs，设置IP核的Base address register 阅读全文

posted @ 2017-12-01 17:26 yf869778412 阅读(1135) 评论(0) 推荐(0) 编辑

公告