摘要:
目的: 自定义一个IP核,通过AXI总线与ARM系统连接 环境: Win7 32bit Vivado2014.4.1 Xilinx sdk2014.4 开发板: Zc702 第一步: 新建一个自定义的HDL模块,本实验新建一个16位加法器,保存为test.v,代码如下 module test( in 阅读全文
摘要:
IP子系统集成 1.Creating External Connections 由此可以看出:block design的设计是可以连接电路板上的CPU的(外挂CPU)。 2.生成外部接口 端口生成之后如下图所示: 3.Customize Port 4.AXI Interconnect核输入端配置完成 阅读全文
摘要:
将自己写的HDL代码封装成带AXI总线的IP 1.Tools->create and package IP 2.create AXI4总线的IP 3.新建block design 4.点击右键,选择edit in ip packager 此时生成了一个新的工程: 5.对生成的.v文件进行编辑 6.先 阅读全文