04 2018 档案
摘要：XMind提供很多快捷键。使用XMind时，在操作的过程中结合快捷键，双手同时操作，将给你带来很大的便利。例如下面一些常用的快捷键： 编辑主题：F2 添加标签：F3 创建一个新的空白工作簿：Ctrl+N 在一个工作簿中创建一个新的画布：Ctrl+T 切换工作簿：Ctrl+F6 添加一个子主题：Tab
阅读全文
摘要：这两天基本完成了实验室工程从ISE向vivado的移植，包括了两片FPGA的两个工程，这两个工程还算是比较大的工程，包括了内存，接口，embedded system，算法模块等，在这过程中也很好的熟悉了vivado的开发流程，发现了一些很好用的工具。 首先从整体上对vivado这个工具有了更深入的认
阅读全文
摘要：思维导图是一种将放射性思考具体化的方法，可以将人们的创造性思维及时捕捉并呈现，目前便捷的网络为人们带来了众多的思维导图软件，而在这些软件中只有亲身实践体验过，才能知道到底思维导图哪个好，哪个又适合自己。这里为大家对比介绍了几款思维导图软件，仅供大家在对比思维导图哪个好时做为参考。 目前市面上的思维导
阅读全文
摘要：Abtract Abtract 关于编写testbench的一些经验总结心得。 Introduction 1.基本的Testbench结构 Introduction 1.基本的Testbench结构 1）常用的编码结构 `timescale 1 ns / 1 ps // 时间精度和刻度 module
阅读全文
摘要：Abtract generate语句允许细化时间（Elaboration-time）的选取或者某些语句的重复。这些语句可以包括模块实例引用的语句、连续赋值语句、always语句、initial语句和门级实例引用语句等。细化时间是指仿真开始前的一个阶段，此时所有的设计模块已经被链接到一起，并完成层次的
阅读全文
摘要：VIVADO中一个run编译时支持的线程数如下表：（综合时一般是2线程） Place Route Windows默认 2 2 Linux默认 4 4 Windows开启maxThreads=8 4 4 Linux开启maxThreads=8 8 8 设置多线程的命令为： set_param gene
阅读全文
摘要：在利用VS进行软件开发的过程中，我们时不时要因为各种原因，对VS的开发环境进行变动，对于很多初次接触VS这样一个十分好用方便的编程工具的人来说，更改编程环境成了一个难题，今天我们就来讲解一下，如何更改VS2010的开发环境，此方法对VS2008，VS2005和VS2012均适用 在利用VS进行软件开
阅读全文
摘要：2018-04-14 WMY-竹海 相约电子ee 首先要启动软件，界面如下所示： 以最简单的矩阵运算为例吧，来介绍一下HLS的使用。 对于HLS的输入为C++或C代码，当然systemC也可以，主要完成算法的设计。 如下所示为自定义的函数输入文件，实体就是matx_mul，看起来似乎很简单，如果用.
阅读全文
摘要：Vivado2014安装完成以后会有2个文件出现在桌面上，具体如下图： 上一个是vivado的软件，是主要的工具，但是一定不要忽略下面一个DocNav，今天我要讲的就是这个工具，打开一个会看到这样一个界面： 这里面主要包括2个界面： 一个是目录视图，一个是设计中心视图/ 左侧是一个过滤器，不希望出现
阅读全文
摘要：摘要: 本章我们介绍仿真环境搭建是基于ModelsimSE的。Modelsim有很多版本，比如说Modelsim-Altera，但是笔者还是建议大家使用Modelsim-SE，Modelsim-Altera实际是针对Altera 的OEM版本，它事先将Altera的一些IP核仿真库添加到了工具中，但
阅读全文
摘要：1.SerDes：serdes = serial and deserial，就是组串器与解串器，也就是通用的高速IO。 GTX,GTP,GTH等都是SERDES，只是速率不一样，XILINX叫其不同的名字方便区分 GTX由：serdes+LVDS+PLL+8b/10b编解码+绕解码组成，不仅是ser
阅读全文
摘要：版权声明：本文为博主原创文章，未经博主允许不得转载。 https://blog.csdn.net/u010161493/article/details/77658599 版权声明：本文为博主原创文章，未经博主允许不得转载。 https://blog.csdn.net/u010161493/artic
阅读全文
摘要：Zynq开发之HLS 由 FPGA菜鸟 于 星期三, 06/28/2017 - 11:53 发表 HLS简介 HLS(High Level Synthesis)即高层次综合，不同于以往的FPGA逻辑开发，是用HDL编写的，开发周期长、难度大。而HLS可以使用C,C++，SystemC以及OPenCL
阅读全文
摘要：https://wenku.baidu.com/view/3318ea83680203d8cf2f240c.html
阅读全文
摘要：十大基本功之 testbench 1. 激励的产生 对于 testbench 而言，端口应当和被测试的 module 一一对应。端口分为 input,output 和 inout 类型产生激励信号的时候，input 对应的端口应当申明为 reg,output 对应的端口申明为 wire,inout
阅读全文
摘要：4. 编辑文件如何加入时间戳 ?F7 快捷键即可．你试试看? 5. 为何拷贝(Copy)/粘贴(Paste)功能不能用了?不怕大家笑话，我有几次使用 UltraEdit的过程中发现拷贝与粘贴的内容是不匹配的．不知所以然，干脆重新启动了笔记本.今天翻看手册才恍然大悟:UltraEdit有10个剪切板(
阅读全文
摘要：OS WIN7vivado 2015.4vivado自带的仿真器vivado project 包含一个block design， block design 中包含AXIPCIE, MIG, INTERCONNECTOR, 第三方IP，AXI APB BRIGE仿真并保存所有信号到wdb文件的步骤：1
阅读全文
摘要：Step 1 安装好modelsim，并将modelsim的目录添加到系统PATH中。 （确认方法：在任意位置同时按下Shift+鼠标右键，在出来的菜单里选择“在此处打开命令窗口”，然后输入vsim，如果能启动modelsim，说明设置正确。否则，要在系统的环境变量里添加modelsim目录下的wi
阅读全文
摘要：1.基于BASYS3板子，有如下代码： module top( input clk, input rst, output test_clk ); parameter DIV_CNT = 2; reg clk25M; reg [31:0] cnt = 0; always@(posedge clk)be
阅读全文
摘要：很简单的，app_en和app_rdy一握手，代表MIG接受了一个写数据请求或者读数据请求，只要保证app_en和app_rdy握手，根本就不关心写数据rdy，这是MIG的一个bug，你看它源码就知道。。。这样做，就把写命令和写数据的rdy信号统一了，减少了接口逻辑的复杂度。 http://bbs.
阅读全文
摘要：https://rocketboards.org/
阅读全文
摘要：http://cecaraw.pku.edu.cn/research/calendar/epee/#publications https://sourceforge.net/projects/epeev2/files/
阅读全文
摘要：Vivado和ISE相比ChipScope已经大幅改变，很多人都不习惯。在ISE中称为ChipScope而Vivado中就称为in system debug。下面就介绍Vivado中如何使用debug工具。 Debug分为3个阶段：1. 探测信号：在设计中标志想要查看的信号2. 布局布线：给包含了d
阅读全文
摘要：1 Overview Core支持单个Pcie内核的Loopback功能，该功能主要为了做芯片验证，以及在没有远程接收器件的情况下完成自己的回环。同时，Core也支持有远程接收器件的loopback，在该中情况下，远程接收器件称为loopback slave。该种模式可以用来完成板级的debug，B
阅读全文
摘要：vivado保存debug波形 Vivado下debug后的波形通过图形化界面并不能保存抓取到波形，保存按钮只是保存波形配置，如果需要保存波形需要通过TCL命令来实现： write_hw_ila_data 0730_ila_1 [upload_hw_ila_data hw_ila_1] write_
阅读全文
摘要：作者：陈秋苑 谢晓锋 陈海焕 广州虹科电子科技有限公司 摘 要：EtherCAT 是开放的实时以太网通讯协议，由德国倍福自动化有限公司研发。EtherCAT 具有高性能、低成本、容易使用等特点，目前在工业自动化领域有着广泛的应用。Zynq-7000 是赛灵思公司（Xilinx）推出的行业第一个全可编
阅读全文
摘要：外带一个月前啃的一个星期，加本星期心无旁骛，啃出些心得，广惠后人。但愿有用。 trn信号是数据链路层的信号 TLP包是数据链路层传给transaction层的包 解包需要一个transaction的协议，所有req信号都是属于transaction层的信号，都是从包内数据解得的 数据链路层中trn_
阅读全文
摘要：连载目录篇：http://blog.chinaaet.com/justlxy/p/5100053251 前面的一系列文章简要地介绍了PCIe总线的结构、事务层、数据链路层和物理层。下面我们用一个简单地的例子来回顾并总结一下。 如下图所示，Requester的应用层（软件层）首先向其事务层发送如下信息
阅读全文
摘要：ISE中如何在未综合实现的前提下双击Analyze Design Using ChipScope打开ChipScope ？ 有时，你正在ISE中调试程序，在ChipScope中看到了现象，顺手修改了程序，这时如果你保存后综合和实现等选项就会变成问号，如下图所示。 而如果你关闭了ChipScope又想
阅读全文
摘要：英文论文链接：http://cadlab.cs.ucla.edu/~cong/slides/fpga2015_chen.pdf 翻译：卜居 转载请注明出处：http://blog.csdn.net/kkk584520/article/details/47450159 【0. 摘要】 CNN已经广泛用
阅读全文
摘要：https://wenku.baidu.com/view/63f321fd4b35eefdc8d333ff.html
阅读全文
摘要：1 复制需要下载的文库链接，例如：https://wenku.baidu.com/view/d4ae3cb22af90242a995e545.html?from=search，需要1个下载券，需要注意复制的内如必须含有html的格式，有些文库地址https://wenku.baidu.com/vie
阅读全文
