03 2018 档案
摘要：一段式状态机： 两段式状态机： 三段式状态机： 三种写法对比： （1）一段式状态机不利于维护（简单状态机可以用）； （2）两段式状态机是常见写法，时序逻辑进行状态切换，时序逻辑实现各个输入、输出以及状态判断，利于维护，不过组合逻辑容易出现毛刺等常见问题； （3）三段式状态机推荐写法，代码易维护，时序
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摘要：1. 连续赋值语句（Continuous Assignments） 连续赋值语句是Verilog数据流建模的基本语句，用于对线网进行赋值，等价于门级描述，是从更高的抽象角度来对电路进行描述。连续赋值语句必须以关键词assign开始。 连续复制的主要特点是： 连续赋值语句的左值可以是一下类型之一： ①
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摘要：转载自http://www.cnblogs.com/nanoty/archive/2012/11/13/2768933.html Abtract generate语句允许细化时间（Elaboration-time）的选取或者某些语句的重复。这些语句可以包括模块实例引用的语句、连续赋值语句、alway
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摘要：方法/步骤 1 打开你要进入Bios的虚拟系统界面（处于关机状态）。我这里的是server2003。 2 鼠标点击上部的 虚拟机 菜单。 3 在弹出的菜单中鼠标点击 电源 。 4 在弹出的下一级菜单中点击 打开电源时进入固件。 5 之后就会进入虚拟系统的bios，按键盘的→键即可切换到启动菜单界面，
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摘要：一. 常用编译命令选项 源程序test.c 1. 无选项编译链接用法：#gcc test.c作用：将test.c预处理、汇编、编译并链接形成可执行文件。这里未指定输出文件，默认输出为a.out。 2. 选项 -o用法：#gcc test.c -o test作用：将test.c预处理、汇编、编译并链接
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摘要：想必很多人都看过“头文件中的 #ifndef/#define/#endif 防止该头文件被重复引用”。但是是否能理解“被重复引用”是什么意思？是不能在不同的两个文件中使用include来包含这个头文件吗？如果头文件被重复引用了，会产生什么后果？是不是所有的头文件中都要加入#ifndef/#defin
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摘要：学习目的： （1） 熟悉SPI接口和它的读写时序； （2） 复习Verilog仿真语句中的$readmemb命令和$display命令； （3） 掌握SPI接口写时序操作的硬件语言描述流程（本例仅以写时序为例），为以后描述更复杂的时序逻辑电路奠定基础。 学习过程： 【SPI的相关知识】 ① SPI的
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摘要：学习目的： （1） 熟悉SPI接口和它的读写时序； （2） 复习Verilog仿真语句中的$readmemb命令和$display命令； （3） 掌握SPI接口写时序操作的硬件语言描述流程（本例仅以写时序为例），为以后描述更复杂的时序逻辑电路奠定基础。 学习过程： 【SPI的相关知识】 ① SPI的
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摘要：Vivado下debug后的波形通过图形化界面并不能保存抓取到波形，保存按钮只是保存波形配置，如果需要保存波形需要通过TCL命令来实现： write_hw_ila_data0730_ila_1 [upload_hw_ila_data hw_ila_1]write_hw_ila_data 0730_i
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摘要：首先介绍一下我的硬件平台：使用的开发板为米联客出的MIZ702，这个开发板与ZedBoard是兼容的。 Vivado硬件调试有几种手段：ILA（集成逻辑分析器Integrated Logic Analyzer）、VIO（虚拟I/O Virtual Input/Output）、Jtag-to-AXI等
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摘要：在Vivado下在线调试是利用ILA进行的，Xilinx官方给出了一个视频，演示了如何使用Vivado的debug cores，下面我根据这个官方视频的截图的来演示一下： 官方的视频使用的软件版本为2012.2，不过在2015.3下也是差不多的。 第一步：标记需要debug的信号 例如： VHDL：
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摘要：阅读导览(点击快速跳转）： 1.FScapture 2.Snipaste 3.Picpick 相关文件下载及链接 1.FScapture（返回目录） FScapture全名为 FastStone Capture，它还有一款兄弟软件叫做 FastStoneImageViewer 是一个图片浏览器，有兴
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摘要：1.前言 MIZ7035官方提供了两种pcie的demo，一个就是普通的PIO测试，一个是BMD测试。我只是试验了PIO功能，可以对板卡直接进行IO寄存器读写。而另外一个BMD功能使用了DMA来加速数据读写速度。 我也是第一次接触PCIe，BMD确实也可以完成应用的需求，搞起来应该没有问题。准备用这
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摘要：想做Window 7环境下学习使用Hadoop，首先就是安装Cygwin了。找了很多安装攻略，但是我安装的时候还是出了一些问题。我是一个新手，解决这些问题花了我很多时间……下面我就分享一下我的安装经验。 1、下载Cygwin，下载地址是：http://www.cygwin.com/setup.exe
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摘要：参考文章：http://www.2cto.com/os/201607/523581.html http://blog.csdn.net/michaelcao1980/article/details/42778405 随着现代处理器技术的发展，在互连领域中，使用高速差分总线替代并行总线是大势所趋。与单
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摘要：遇到的问题 PCIE link不稳定 配置空间读写正常，Memory mapping空间读写异常 缘由 之前对PCIE的认识一直停留在概念的阶段，只知道是一个高速通讯协议，主要用于板内、板间的高速BUS。正好公司最近在调试一个PowerPC平台的PCIE BUS的BSP。需要一些PCIE的硬件、软件
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摘要：开发板：Xilinx K7 KC705 软件：ISE14.7 1.由于应用需求，我们要将开发板作为主机端，通过PCIe接口转接板外接一个NVMe PCIe SSD。并由FPGA控制SSD的数据读写。 因此我们例化生成了一个作为主机端的 PCIe IP核。 类型选择为Root Complex 这里我们
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摘要：采用Xilinx Virtex-5 XC5VSX50T-FF1136 FPGA或者Xilinx Virtex-5 XC5VSX95T-FF1136的板子。采用ISE13.2环境。步骤：一、建立一个ISE工程： BMDforPCIE工程的建立方法:bmd_sx50t文件夹包含BMD Desin for
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摘要：我们知道，在PCIe链路可以正常工作之前，需要对PCIe链路进行链路训练，在这个过程中，就会用LTSSM状态机。LTSSM全称是Link Training and Status State Machine。这个状态机在哪里呢？它就在PCIe总线的物理层之中。 LTSSM状态机涵盖了11个状态，包括D
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摘要：Quartus的这个默认选项是:不用的管脚输出接地建议重新配置一下为三态或输入，否则FPGA可能会在未用的管脚上有些许输出，因为FPGA运行时，内部用到的电路部分会在未用到的电路部分上有一个电磁耦合或者叫串扰，就好比两根靠近的电线上其中一根传输50MHz的信号，那当你测量另外一根时，也会发现有微弱的
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摘要：新建工程 打开Vivado软件，直接在欢迎界面点击Create New Project，或在开始菜单中选择File - New Project即可新建工程。 点击Next 输入工程名称和路径。 选择RTL Project，勾选Do not specify......（这样可以跳过添加源文件的步骤，源
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摘要：前面一篇介绍了从新建工程一直到编写代码进行行为仿真，这篇继续进行介绍。 修改器件型号 新建工程时选择过器件型号，如果新建好工程后需要修改型号，可以选择菜单Tools - Project Settings。 弹出窗口中，点击Project Device右侧的按钮，即可选择器件型号。 综合（Synthe
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摘要：IP核（IP Core） Vivado中有很多IP核可以直接使用，例如数学运算（乘法器、除法器、浮点运算器等）、信号处理（FFT、DFT、DDS等）。IP核类似编程中的函数库（例如C语言中的printf()函数），可以直接调用，非常方便，大大加快了开发速度。 使用Verilog调用IP核 这里简单举
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摘要：在tools 下面选中project settings。然后选targat language为VHDL 。这样就会生成一个以VHDL语言为模板的ip。转载：https://zhidao.baidu.com/question/2078274187164889428.html?qbl=relate_qu
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摘要：Vivado中ILA的使用 1.编写RTL代码 其中需要说明的是(* keep = "TRUE" *)语句的意识是保持cnt信号不被综合掉，方便以后的调试，是否可以理解为引出这个寄存器信号。 2.加入ILA核 3.配置ILA核 需要配置的参数主要有三个：1.Component Name,组件的名字，
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摘要：在Xilinx官网查询各个版本软件的手册需要点击 See All Versions
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摘要：注：其实该方法适用于提取Xilinx官网的任意工具的任意版本的迅雷下载地址①进入Xilinx官网，进入Device->Design Tools，选择你想要下载的任意工具。②进入新web页面，右方点击“Downloads”。③进入版本选择页面，选择想要的版本号，点击相应的下载链接。④进入基于Java的
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摘要：采用xilinx公司的ml555开发板，软件开发环境是ISE13.2 步骤：一，建立一个ISE工程：BMDforPCIE工程的建立方法:bmd_sx50t文件夹包含BMD Desin for the Endpoint PCIE的全部源文件，但还未构成一个工程。其中bmd_design文件夹里的源代码
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摘要：https://wenku.baidu.com/view/0294cbb3bb4cf7ec4bfed01a.html
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摘要：点击 bitstream setting ，将 bin_file 勾上，点击 OK。 2）点击 generate bitstream ，生成 bit 文件和 bin 文件 3）点击 open hardware manager，连接板子。 4）选中芯片，右键如下操作。 5)选择开发板上的 flash
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摘要：如果从头开始做SPI Flash固化是有一些麻烦的，要在完成综合之后，打开 synthesized Design （图） （图） 然后在synthesized Design打开状态下，选择Tools->Edit Device Properties编辑器件属性 （图） 我们这个FPGA有16MFlas
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摘要：Jtag模式： 1、打开Open Hardware Manager 2、 Tools ->Auto Connect 3、TCL输入： write_cfgmem -format MCS -size 128 -interface BPIx16 -loadbit "up 0x0 xxx.bit" xxx.
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摘要：由于Vivado下载程序步骤和ISE有较大差异，特此写此文章，希望对大家有所帮助。 1，下载文件生成 在.bit文件生成后，在TCL中输入 1 1 2 3 4 A&Q:提示bit位宽错误 1 1 1 2 2，程序下载 在Program and Debug模式下，右键芯片型号，如图所示。 选择你所使用
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摘要：写在前面 近两年来和几个单位接触下来，发现PCIe还是一个比较常用的，有些难度的案例，主要是涉及面比较广，需要了解逻辑设计、高速总线、Linux和Windows的驱动设计等相关知识。 这篇文章主要针对Xilinx家V6和K7两个系列的PFGA，在Linux和Windows两种系统平台下，基于Xili
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摘要：基于Xilinx Zynq Z7045 SoC的CNN的视觉识别应用 由 judyzhong 于 星期三, 08/16/2017 - 14:56 发表 作者：stark 近些年来随着科学技术的不断进步，人工智能（AI）正在逐步从尖端技术变得普及。人工智能的发展涉及物联网、大规模并行计算、大数据以及深
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摘要：https://wenku.baidu.com/view/50a12d8b9ec3d5bbfd0a74f7.html http://blog.csdn.net/wordwarwordwar/article/details/52961828
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摘要：1个二进制位称为1个bit，8个二进制位称为1个Byte，也就是1个字节（8位），2个字节就是1个Word（1个字，16位），则DWORD（DOUBLE WORD）就是双字的意思，两个字（4个字节/32位）。 转载：https://baike.baidu.com/item/%E5%8F%8C%E5%
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摘要：MD5 和的价值体现在哪里，它是用来做什么的? MD5 和是由字母和数字构成的字符串，起到了文件指纹的作用。如果两个文件有相同的 MD5 和值，那么，文件完全相同。您可以为每一软件下载使用所提供的 MD5 和值，验证您下载的文件是否与我们服务器上的文件相同。对此，您可以使用互联网上(例如：winMd
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摘要：墨尘 百家号01-2422:14 墨尘 百家号01-2422:14 墨尘 百家号01-2422:14 在PCIE中有两种数据传输方式： DMA(Direct Memory Access)，直接内存访问，在该模式下，数据传送不是由CPU负责处理，而是由一个特殊的处理器DMA控制器来完成，因此占用极少的
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