12 2017 档案
摘要：重视每一个实现细节，当然仅凭小心谨慎是远远不够的，因为重视细节的前提是充分理解这些细节！
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摘要：1.登录https://www.xilinx.com/ 2.在All下拉菜单选择Support选项查找技术问题，All选项会查找全部关键词，但是大多数我们只需要技术相关的内容
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摘要：beyond compare用于比较的工具，云盘：比较 链接: https://pan.baidu.com/s/1boZbB0F
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摘要：基于Vivado的嵌入式开发 ——PS走起 硬件平台：ZedBoard 开发工具：Vivado 2014.2 1、规划 废话不多说，依然是流水灯，这次是采用PS+PL实现。 功能依旧简单，目标是为了学习IP核的添加方式、熟悉嵌入式系统设计界面、熟悉Vivado下ChipScope的使用方法。 1)
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摘要：verilog之四位全加器的编译及仿真（用开源免费的软件——iverilog+GTKWave） 四位全加器的verilog的代码比比皆是，这里上一个比较简单的： /* 4位全加器全加器需要有输入输出，需要有下级向上进位的输入， 需要有向上一位进位的输出。大家看一下，这个模块已经包含全部的输入输出信息
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摘要：gtkwave,开源波形显示软件 来自 bluesky1 博客。http://blog.sina.com.cn/s/blog_566ca6330100c0t3.html~type=v5_one&label=rela_prevarticle - GTKWave's homepage (?):http:
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摘要：如果您问我每天都要打开的软件是什么，那毫无疑问是UltraEdit！作为一位DBA，每天都要写各种脚本，尤其是在对具有超多行行的大文件进行精心编辑时，没有一个好的文本编辑器是不成的。掐指一算，哇塞，自己使用UltraEdit编辑器已经有5年了，每当发现“她”所具有的某一功能和自己想要操作的目标不谋而
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摘要：I2C总线概述 I2C(Inter－Integrated Circuit)总线是一种由PHILIPS公司在80年代开发的两线式串行总线，用于连接微控制器及其外围设备。I2C总线最主要的优点是其简单性和有效性。由于接口直接在组件之上，因此I2C总线占用的空间非常小，减少了电路板的空间和芯片管脚的数量，
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摘要：https://wenku.baidu.com/view/985db25e4a7302768e9939f8.html
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摘要：ECN是工程变更管理，主要用来管理BOM的生效日期，及记录BOM的更改内容；在SAP系统中，需先创建ECN更改号码，凭ECN号码去更改管理BOM
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摘要：首先我们回顾一下视频编码的历史，视频编码起源于广播电视，在很长一段时间里视频编解码的变革主要推动力是来自于广播电视。当然，今天我们看互联网的视频编码是速度越来越快，昨天在ICET2017年世界大会上，ICET的主席还说到以前一个编码是十年更新一版，但是现在从H.265最新进展的来看，可能不到十年。
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摘要：转自：https://mp.weixin.qq.com/s/-w-yC6PCdTOpfKS8HZEleA 前言 爬虫与反爬虫，是一个很不阳光的行业。 这里说的不阳光，有两个含义。 第一是，这个行业是隐藏在地下的，一般很少被曝光出来。很多公司对外都不会宣称自己有爬虫团队，甚至隐瞒自己有反爬虫团队的事实
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摘要：1.PCH：PCH全称为Platform Controller Hub，是intel公司的集成南桥。AMD SB700/710/750 http://support.amd.com/TechDocs/43009.pdf#search=AMD%20SB750，Intel ICH7南桥芯片 https:
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摘要：目录 因特网计算机网络性能指标网络中通信三种交换方式网络分层协议模型 因特网 组成: 边缘部分 由所有连接在因特网上的主机组成 供用户直接使用，用来进行数据交换(传送数据、音频或视频)和资源共享 核心部分 功能: 向网络边缘中的大量主机提供连通性，使边缘部分中的任何一个主机都能够向其他主机通信(即传
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摘要：目录 计算机概述数据总线CPU存储器输入/输出设备计算机的时标系统 计算机概述 计算机的基本组成: 存储器: 实现记忆功能的部件用来存放计算程序及参与运算的各种数据 运算器: 负责数据的算术运算和逻辑运算即数据的加工处理 控制器: 负责对程序规定的控制信息进行分析,控制并协调输入,输出操作或内存访问
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摘要：计算机组成原理→DOS命令→汇编语言→C语言（不包括C++）、代码书写规范→数据结构、编译原理、操作系统→计算机网络、数据库原理、正则表达式→其它语言（包括C++）、架构……
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摘要：1、PCI-Compatible Configurationbits [1:0] are hard-wired, read-only and must return zeros when read.bits [7:2] identify the target dwordbits [10:8] ide
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摘要：第一步 将HST_D0寄存器清零 第二部 确定HST_STS (SMB_BASE 00h)寄存器裡面的所有狀態位是清除的（写1清零） 第三步 往XMIT_SLVA(SMB_BASE 04h)寄存器写入SPD的slave address A0，同时将bit0置1 (假设当前内存条插在DIMMA1槽上，
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摘要：Reading A Byte of SMBus EEPROM DataThe following steps have to be followed for the System BIOS to read a byte of the Serial Presence Detect (SPD) data
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摘要：https://wenku.baidu.com/view/3c9c5f190a4e767f5acfa1c7aa00b52acfc79cb0.html
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摘要：Intel 5 6 7 8系列芯片组介绍 Iknow.2015-11-05 22:40|知识编号：122257 操作步骤: 【Inetl 5、6、7、8系列芯片组介绍】 芯片组是主板电路的核心。一定意义上讲，它决定了主板的级别和档次，是"南桥"和"北桥"的统称，就是把以前复杂的电路和元件最大限度地集
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摘要：随着英特尔Lynnfield和Clarkdale核心处理器（Core i7/i5/i3）渐近，配套的主板芯片也浮出水面，除商业平台的B55和Q57外，在消费级平台上，一共有四款芯片可供选择，即P55、P57、H55和H57。 这四款芯片组基本上处于主流市场位置，它们将取代现在的P45和G45位置，不
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摘要：搜索能力可以说是工程师最基本的能力之一，然而很多书都没有提及。 最常用的搜索引擎有百度和谷歌，一般人还是没办法上谷歌的，所以下面只介绍百度。 一、关键词要尽量简短。 比如，你可能会这样搜索： 但是，搜索出来的结果可能比较少，这时，你细心想想你最想知道的是什么？是如何学习FPGA，那么你会这样搜索：
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摘要：http://sublimetext.iaixue.com/
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摘要：插件实现插入带时间功能的说明： 1. 创建插件： Tools → New Plugin: 保存为Sublime Text 2\Packages\User\addInfo.py 2. 创建快捷键： Preference → Key Bindings - User: 3. 此时使用快捷键ctrl+shi
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摘要：记录bios学习的点点滴滴，虽然已经学了很长时间才发出来，但就当是温故而知新吧，由于水平有限，难免存在错误，望指正，同时感谢CSDN提供的平台。 1、LPC 定义： Intel所定义的PC接口，将以往ISA BUS的地址/数据分离译码，改成类似PCI的地址/数据信号线共享的译码方式，信号线数量大幅
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摘要：Abstract 边沿检测电路(edge detection circuit)是个常用的基本电路。 Introduction 所谓边沿检测就是对前一个clock状态和目前clock状态的比较，如果是由0变为1，能够检测到上升沿，则称为上升沿检测电路(posedge edge detection ci
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摘要：上一篇博文介绍了GTX的发送端，这一篇将介绍GTX的RX接收端，GTX RX接收端的结构和TX发送端类似，数据流方向相反，不过和发送端也有一些区别，GTX的RX接收端结构图如图1所示： 图1 下面将根据数据流方向介绍一下RX接收端各个电路部分的功能。 RX Equalizer (DFE and LP
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摘要：每一个收发器拥有一个独立的发送端，发送端有PMA（Physical Media Attachment，物理媒介适配层）和PCS（PhysicalCoding Sublayer，物理编码子层）组成，其中PMA子层包含高速串并转换(Serdes)、预/后加重、接收均衡、时钟发生器及时钟恢复等电路。PCS
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摘要：一般是在内存条上的。1、SPD是SERIAL PRESENCE DETECT的缩写，中文意思是模组存在的串行检测。也即是通过上面讲的IIC串行接口的EEPROM对内存插槽中的模组存在的信息检查。这样的话，模组有关的信息都必须纪录在EEPROM中.习惯的，我们把这颗EEPROM IC就称为SPD了。为
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摘要：http://www.doczj.com/doc/35cb19633169a4517723a3d9-9.html
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摘要：https://wenku.baidu.com/view/9a16c41fa300a6c30c229f87.html
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摘要：1 PCIE基本概念 1.1 PCIE拓扑架构图 1.2 PCIE Switch内部结构图 1.3 PCIE协议结构图 2 PCIE枚举原理 2.1 Type0&Type1配置头空间 2.2 拓扑示例 连接Device0的端口设为Port0，连接Device1的端口设为Port1 (Port可以看作
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摘要：PCIE是POINT TO POINT的，不像PCI，是SHARED-BUS，总线上的数据，是被所有EP DEV看到的。 这一点与USB2.0比较类似，是广播方式的（BROADCASTING） USB3.0也修改了广播方式，变成了ROUTING方式 OS(ORDERED SET) 与DLLP是在一个
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摘要：可以新建一个测试工程，通过IP catalog直接生产IP核，在IP核上右键选择 Open IP Example Design 之后选择生成路径。 启动Run Simulation。
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摘要：目录 [隐藏] 1 PMON使用介绍 1.1 进入PMON控制界面 1.2 Pmon的图形界面 1.3 Pmon的基本命令 1.3.1 Boot and Load 启动与加载内核 1.3.2 MyCmds 1.3.3 MISC 1.3.4 Shell 1.3.5 Network 1.3.6 Memo
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摘要：http://blog.sina.com.cn/mutongpc QQ群：141826908
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摘要：PMON是一个兼有BIOS和boot loader部分功能的开放源码软件，多用于嵌入式系统。与BIOS相比功能不足，与常见的bootloader 相比，功能要丰富的多。基于龙芯的系统采用 pmon 作为类 BIOS 兼 bootloader，并做了很多完善工作。现在PMON与开始时的代码已经有较大不
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摘要：这个2个有什么区别啊 mmcm 和pll？ 这个2个有什么区别啊 mmcm 和pll？ 1、DCM实际上就是一个DLL，可以对输入时钟进行相位移动，补偿，产生倍频和分频时钟，但是5以及以后的产品不用了。2、PLL相对于DCM，除了不能相移时钟，其它的都一样，但是PLL产生时钟的频率比DCM更加精准，
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摘要：http://www.docin.com/p-976470294.html
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摘要：建立工程 Export结束后，会自动启动SDK。界面如下。可以看到工程浏览器Project Explorer中已经有一个硬件平台hw_platform_0，里面有一系列配置和初始化文件。不要修改这些文件。 新建Xilinx C 工程 新工程建立向导，在此命名为Zynq_Design，点击Next 选
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摘要：硬件平台：ZedBoard软件平台：vivado2013.3 本示例通过综合、实现，生成比特流，发送到SDK实现。启动vivado并且创建一个项目根据提示操作一步步创建新项目的时候记得选择RTL Project 板子选择ZedBoard，其他默认。 创建一个IP综合设计在IP Integrator中
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摘要：Zybo Board开发记录: 让 Vivado有Zybo Board的配置文件 由 judyzhong 于 星期三, 07/13/2016 - 10:41 发表 本文转载自：coldnew's blog 在透过 Vivado 去建立新的项目的时候，开发板没有 Zybo Board 的选项可以选，我
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摘要：Vivado主界面 Vivado套件，相当于把ISE、ISim、XPS、PlanAhead、ChipScope和iMPACT等多个独立的套件集合在一个Vivado设计环境中，在这个集合的设计流程下，不同的设计阶段我们采用不同的工具来完成，此时Vivado可以自动变化菜单、工具栏，可以显著提高效率：因
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摘要：这几天希望能在Spartan系列新品xc6slx16csg324-2运行带有FFT的软核处理系统，基本系统早就搭建好了。需要做的就是建立一个封装有Xilinx提供的FFT IP的自定义外设。由于Xilinx提供的FFT模块直接是用AXI Stream的接口。 在XPS下，Create or Impo
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摘要：在vivado设计三中：http://blog.chinaaet.com/detail/37177已经建立了vivado工程和封装好了自定义IP核。 那么接下来，我们对这个自定义IP核进行测试了：我们已经回到了主界面。 1. create block design 这部分和vivado设计中：是类似
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摘要：开发环境：xp vivado2013.4 基于AXI-Lite的用户自定义IP核设计 这里以用户自定义led_ip为例： 1.建立工程 和设计一过程一样，见vivado设计一http://blog.chinaaet.com/detail/35736： 这样我们就进入了主界面 2.创建IP Tools
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摘要：1.建立工程 首先和Vivado设计一中一样，先建立工程（这部分就忽略了） 2.create block design 同样，Add IP 同样，也添加配置文件，这些都和设计一是一样的，没什么区别。 双击，ZYNQ7 Processing System 下面的就和设计一中有一些不一样了： 选择PS-
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摘要：vivado设计一：建立第一个入门工程（基于zybo） 0赞 vivado设计一：建立第一个入门工程（基于zybo） 发表于 2014/6/17 23:03:25 阅读（8777） 评论（4） 软件：vivado 2013.4 电脑：xp系统 硬件：zybo（基于xilinx 的zynq-7010主
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摘要：概述 Vivado在设计时可以感觉到一种趋势，它鼓励用IP核的方式进行设计。“IP Integrator”提供了原理图设计的方式，只需要在其中调用设计好的IP核连线。IP核一部分来自于Xilinx官方IP；一部分来自于第三方IP，其中有的是在网络上开源的；另一部分就是自己设计的IP。有时候我们需要把
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摘要：chipscope中，通常有两种方法设置需要捕获的信号。1.添加cdc文件，然后在网表中寻找并添加信号2.添加ICON、ILA和VIO的IP Core 第一种方法，代码的修改量小，适当的保留设计的层级和网线名，图形化界面便于找到 需要捕获的信号。 第二种方法，对代码的改动量大一些，同时需要熟悉相关I
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摘要：本文基于Vivado 2014.2，阅读前请参考前文http://blog.chinaaet.com/detail/37264 之前的设计都是出发后直接捕获数据。其实，与chipscope类似，可以设置捕获数据的条件。 1. 将Capture mode设置为BASIC。 2. 在Basic Trig
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摘要：本文基于Vivado 2014.2，通过一个简单的设计来讨论Vivado Logic Analyzer的功能。 在上一篇http://blog.chinaaet.com/detail/37242中，设置好了需要捕获的信号。 完成Implementation后，生成bit文件，打开Hardware M
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摘要：本文基于Vivado 2014.2，代码基于文章http://blog.chinaaet.com/detail/37239中使用的代码。 这一篇仅讨论在综合后的Netlist中选择信号进行捕获的方法。 第一个问题就是，只有Nets下的信号可以设置mark debug。 从原理上来说是很不合理的。Ch
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摘要：首先，要指出，本文不描述任何IP的功能与使用。 在开发一个大型FPGA项目时，多人协作是必不可少的。这个时候，如何提交设计给负责集成的人，是项目开发中最关键的问题之一。 常用的一个方法是，提交网表。网表的提交可以算是相当方便的操作了，这在ISE的时期还体会不到，但到了Vivado中，正如amazin
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摘要：今天在将SRIO的数据存入FIFO后，然后把FIFO中的数据不断送入FFT进行运算时，对于几个控制信号总产生问题。所以单独对FIFO进行了仿真。原来感觉FIFO的几个参数端口一目了然啊，还需要什么深入了解吗，在实验发生问题才知道当时的想法多么幼稚啊。 下面对xilixn FIFO核进行下简单说明，配
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摘要：PCIe to AXI Translation——PCIe 内存空间到AXI内存空间的转换 UltraScale系列芯片包含PCIe的Gen3 Integrated Block IP核在内的多种不同功能的IP核都会有一页设置为PCIe：BARs，设置IP核的Base address register
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摘要：AXI4 STREAM DATA FIFO是输入输出接口均为AXIS接口的数据缓存器，和其他fifo一样是先进先出形式。可以在跨时钟域的应用中用于数据缓冲，避免亚稳态出现。支持数据的分割和数据拼接。在使用该IP核之前，我们应该熟悉该IP核的各种参数设定的含义。 上图则是该IP核的参数设定界面（开发环
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摘要：目的： 自定义一个IP核，通过AXI总线与ARM系统连接 环境： Win7 32bit Vivado2014.4.1 Xilinx sdk2014.4 开发板： Zc702 第一步： 新建一个自定义的HDL模块，本实验新建一个16位加法器，保存为test.v,代码如下 module test( in
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摘要：第七步 进入SDK开发环境 编译完成后弹出如下对话框，选择SDK的工作目录。在MicroblazeTutor中创建一个Workspace文件夹，并选择该文件夹为SDK的工作目录。 进入SDK主界面。 第八步 使用SDK向导创建Hello World工程 依次点选File – New –Xilinx
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摘要：ISE创建Microblaze软核（二） (2012-07-13 15:09:08) 转载▼ ISE创建Microblaze软核（二） 转载▼ 标签： 杂谈 分类： FPGA开发 杂谈 第四步 进入Platform Studio操作界面 通过向导创建软核后，进入到PlatformStudio——内核
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摘要：在使用FPGA时，有时会用到它做为主控芯片。对于习惯于单片机及C语言开发的人，使用FPGA做主控芯片，首先还是想到它的嵌入式软核功能。如果能够基于Microblze软核进行C语言程序的开发，相对于使用生疏的Verilog语言进行项目的开发，将会起到事半功倍的效果。 下面就如何使用ISE创建Micro
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摘要：基于FPGA的DDR3多端口读写存储管理系统设计 文章出处：电子技术设计 发布时间： 2015/03/12 | 1747 次阅读 基于FPGA的DDR3多端口读写存储管理系统设计 文章出处：电子技术设计 发布时间： 2015/03/12 | 1747 次阅读 每天新产品 时刻新体验专业薄膜开关打样工
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摘要：[求助] 关于DDR3的读写操作，看看我的流程对吗？ 最近简单调了一下KC705开发板上面的DDR3，型号是MT8JTF12864HZ-1G6；有时候加载程序后，发现读出数据不是写进去的，在这将我的操作思路说下，有弄过的说说哪块有问题：1.ip核的sys_clk_i给400M时钟，clk_ref_i
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摘要：DDR3内存详解，存储器结构+时序+初始化过程 DDR3内存详解，存储器结构+时序+初始化过程 标签： DDR3存储器博客 2017-06-17 16:10 1943人阅读 评论(1) 收藏 举报 标签： DDR3存储器博客 2017-06-17 16:10 1943人阅读 评论(1) 收藏 举报
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摘要：【ZYNQ-7000开发之九】使用VDMA在PL和PS之间传输视频流数据 原创 2016年01月14日 11:35:02 标签： VDMA / zynq / zedbaord / AXI 10384 原创 2016年01月14日 11:35:02 标签： VDMA / zynq / zedbaord
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摘要：基于AXI VDMA的图像采集系统 转载 2017年04月18日 17:26:43 标签： framebuffer / AXIS / AXI VDMA 2494 转载 2017年04月18日 17:26:43 标签： framebuffer / AXIS / AXI VDMA 2494 本课程将对X
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摘要：这几天在调试图像采集和图像压缩的程序，遇到一些问题，暂时记录一下！ 1、图像采集的基本流程是：FPGA通过CameraLink得到相机输出的RAW data，在DDR3在做个缓存，最后通过UDP协议从千兆网口输出至上位机。整个处理流程没有对数据做算法方面的处理，程序结构上比较简单。程序调试过程中遇到
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摘要：DDR3调试总结 本文为原创，转载请注明作者与出处 http://blog.csdn.net/hanfei_1/article/details/70546010 以前同是DDR3的无知少年，由于项目需求、工作需要，有幸深入研究DDR3，中间也确实历经各种盲目阶段，查询资料、建立工程、调试错误等等，如
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摘要：内存系列二：深入理解硬件原理 老狼 8 个月前 内存系列二：深入理解硬件原理 老狼 8 个月前 8 个月前 本篇文章承接上文继续介绍DDR内存的硬件原理，包括如何寻址，时序和时延以及可以为提高内存的效能可以有哪些方法。 上次虽然解决了小张的问题，却引发了他对内存原理的兴趣。这不他又来找我了，说我还欠
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摘要：原文Xilinx官方文档《ug898-vivado-embedded-design》第三章 一、MicroBlaze处理器设计介绍（略） 二、创建带有MicroBlaze处理器的IP设计 使用Vivado进行MicroBlaze设计和使用ISE有很大的不同。（译者加：所以你要仔细看下面的说明） Vi
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摘要：本文参考 Xilinx SDK软件内置的教程，打开方法：打开SDK->Help->Cheet Sheets...->Xilinx SDK Tutorials，这里有6篇文档。本文详细介绍其中的4篇（与Application相关） 如何创建一个新的软件应用 1.打开SDK，切换到c/c++界面下。（有
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摘要：Vivado_MicroBlaze_问题及解决方法_汇总（不定时更新） Vivado_MicroBlaze_问题及解决方法_汇总（不定时更新） 标签： Vivado 2015-07-03 14:35 4453人阅读 评论(0) 收藏 举报 标签： Vivado 2015-07-03 14:35 44
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摘要：1 编译库 用命令行 用vivado工具 vivado 有很多 IP核的接口 已经与 ISE的核 不太一样了，比如fir ，接口就是这样的： fir_lp fir_lp_ip( .aclk (sys_clk ), .aresetn (!module_rst ), .s_axis_data_tvali
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摘要：最近在做Zynq的项目，曾经尝试使用ISE+PlanAhead+XPS+SDK组合和Vivado+SDK来搭建工程，使用中发现前者及其不方便后者有诸多不稳定。近期得闻Xilinx退出Vivado2013.4，就迫不及待的想试用一把，看之前的bug是否有修复，稳定性有没有变好，就从和ModelSim的
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摘要：vivado软件中也自带仿真工具，但用了几天之后感觉仿真速度有点慢，至少比modelsim慢挺多的。而modelsim是我比较熟悉的一款仿真软件，固然选它作为设计功能的验证。为了将vivado和modelsim关联，需要进行一些设置，下面一一介绍。 一、在vivado中设置modelsim（即第三方
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摘要：Scatter-gather DMA 使用一个链表描述物理上不连续的存储空间，然后把链表首地址告诉DMA master。DMA master在传输完一块物理连续的数据后，不用发起中断，而是根据链表来传输下一块物理上连续的数据，直到传输完毕后再发起一次中断。
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