11 2017 档案
摘要：参考资料：xilinx AXI4 Stream Peripherals 源码 //************************************************************************ Verilog中函数使用方法这里不再赘述，只给出函数原型及其调用方式。
阅读全文
摘要：l generate语句 Verilog-2001添加了generate循环，允许产生module和primitive的多个实例化，同时也可以产生多个variable，net，task，function，continous assignment，initial和always。在generate语句中
阅读全文
摘要：ModelSim 使用笔记1 ModelSim提供了简单仿真方式，还有一种要建立project，目前这种方式暂时够我用了。 总结了以下，做了一个简单的《modelsim quick start》。 简单方针模式下面，操作步骤如下（黄色字符部分为每个操作对应的script指令,打开modelsim软件
阅读全文
摘要：https://wenku.baidu.com/view/50fb251914791711cc7917fd.html https://wenku.baidu.com/view/73187dcefe4733687e21aa8c.html
阅读全文
摘要：modelsim显示状态机名称的方法 modelsim显示状态机名称的方法 2015-09-08 15:35 1414人阅读 评论(0) 收藏 举报 2015-09-08 15:35 1414人阅读 评论(0) 收藏 举报 分类： FPGA基础知识（40） 分类： FPGA基础知识（40） 版权声明
阅读全文
摘要：搭建Modelsim SE仿真环境-使用do文件仿真 搭建Modelsim SE仿真环境-使用do文件仿真 2016-04-17 23:25 6065人阅读 评论(0) 收藏 举报 2016-04-17 23:25 6065人阅读 评论(0) 收藏 举报 分类： FPGA基础知识（40） 分类： F
阅读全文
摘要：阻塞赋值与非阻塞赋值（verilog篇） 2017-09-30 竹海 相约电子ee 相信刚刚接触verilog的读者，多少对阻塞赋值和非阻塞赋值仍有一些困惑。笔者在这篇文章，带领大家深入的理解这两者的区别。 首先笔者给一些实验及仿真数据。通过修改testbench文件，利用modelsim软件来观察
阅读全文
摘要：一度因为DDR3的IP核使用而发狂。 后来因为解决问题，得一感悟。后面此贴会完整讲述ddr3 ip的使用。（XILINX K7） 感悟：对于有供应商支持的产品，遇到问题找官方的流程。按照官方的指导进行操作。由于使用软件版本不同可能语法之间有出入或着不兼容，此时常识寻找下载版本最接近的官方Guide来
阅读全文
摘要：在Kevin写的上一篇博文《SDRAM理论篇之基础知识及操作时序》中，已经把SDRAM工作的基本原理和SDRAM初始化、读、写及自动刷新操作的时序讲清楚了，在这一片博文中，Kevin来根据在上一篇博文中分析的思路来把写一个简单的SDRAM控制器。 我们在上一篇博文中提到了这样一个问题，SDRAM是每
阅读全文
摘要：由于公司项目需要，需要学习Aurora协议，才有了这样的连载学习笔记，也算是对自己学习的一份记录吧。 对于Aurora是什么，大家自行百度。 当然，Kevin也在此先提醒大家，本套学习笔记不是你想学就能学的哦，毕竟Aurora还是属于FPGA的一种高速协议了。 如果你还是FPGA小白，建议你还是踏踏
阅读全文
摘要：问题描述： 激活modelsim时运行patch_dll.bat总是在DOS界面一闪而过，不能生成LICENSE.TXT 问题解决： 先取消文件 mgls64.dll 的只读属性(这句话在README中太容易被忽略了，啊啊啊啊) 1. 把MentorKG.exe和patch_dll.bat一起拷贝到
阅读全文
摘要：一．应用ISE中仿真器ISim 进行仿真： 1.用CORE Generator 产生gtx IP核（重新改IP配置只需在CORE Generator中打开coregen.cgp文件进入点击IP修改参数即可，这种生成的IP有个好处就是可以单独更新IP而不影响工程其余文件的修改） 打开ISE建立工程文件
阅读全文
摘要：有时需要重定制IP核时，需要打开IP核，可以试试用core generator 工具打开coregen.cgp文件。在core generator下修改IP核参数。
阅读全文
摘要：昨晚找了一下，发现DDR3读写在工程上多是通过例化MIG，调用生成IPcore的HDL Functional Model。我说嘛，自己哪能写出那么繁琐的，不过DDR读写数据可以用到状态机，后期再添砖加瓦吧，当下先对比一下网上找的一段程序和自己例化后的程序。 另外，仿真了十余分钟，最后的是什么鬼？一头
阅读全文
摘要：FPGA调试光纤模块 利用FPGA调试光纤接口接口： 由于与项目需要，前段时间调试了光纤接口，记录一些设计经验。 设计中采用FPGA控制光纤模块完成光纤数据的收发，FPGA采用Xilinx公司的Spartan6 LX45T，由于其内部自带的2个GTP收发器，能作为多种高速通信协议（千兆以太网、PCI
阅读全文
摘要：https://wenku.baidu.com/view/ac32c8bcf705cc1754270923.html https://wenku.baidu.com/view/1d665697f18583d0496459d2.html https://wenku.baidu.com/view/e42
阅读全文
摘要：背景：从ISE14.7迁移到vivado2016.2. xilinx的软件改的真是不一般的大。两个软件操作差距真是让人想骂人。由于项目需要，准备调试DDR3。对于新手来说，例化一个DDR3 ip.如果有个例程，可以参考。那就非常好了。xilinx贴心的给我们准备了这个例程。那如何去运行这个例程，给我
阅读全文
摘要：eSATA接口只有几根线为什么那么快？连上网线显示的1Gbps是不是很令人兴奋！没错他们都用了高速GTX技术，GTX全称为Gigabit Transceiver，是为了满足现代数字处理技术和计算技术庞大数据的高速、实时的传输，目前主要应用在片间通信（两片FPGA之间，FPGA与DSP之间等）、板间通
阅读全文
摘要：Xilinx_7_Series_GTX简介 https://wenku.baidu.com/view/4639cde7bb68a98270fefab6.html
阅读全文
摘要：参考资料： Spartan 6 PCIE_V2.4 真教程（二） 菜鸟5小时速成FPGA_PCIE设计高手教程.pdf v6_pcie_ug517.pdf PCI+EXPRESS体系结构导读.pdf xapp1052.pdf Spartan 6 PCIE_V2.4 真教程（二） 菜鸟5小时速成FPG
阅读全文
摘要：本工程基于以下条件使用： 板卡：DBF板v3.0 芯片型号：Virtex6 315T ISE版本：14.7 IP核版本： v6_gtxwizard : 1.12 一、IP核配置进行流程 第一页配置：线速率和编码 TX、RX的 Line Rate 、Data Path Width 、Reference
阅读全文
摘要：FPGA SERDES的应用需要考虑到板级硬件，SERDES参数和使用，应用协议等方面。由于这种复杂性，SERDES的调试工作对很多工程师来说是一个挑战。本文将描述SERDES的一般调试方法，便于工程师准确快速定位和解决问题。 1. 硬件检测硬件检测可以分为原理图/PCB检查和板上硬件检查。这一部分
阅读全文
摘要：随着对信息流量需求的不断增长, 传统并行接口技术成为进一步提高数据传输速率的瓶颈。过去主要用于光纤通信的串行通信技术—SERDES正在取代传统并行总线而成为高速接口技术的主流。SERDES 是串行器)SERializer)和解串器)DESerializer)的简称, 其串行频率已从第一代的2.5G/
阅读全文
摘要：RapidIOIP核的验证方法研究_王玉欢 https://wenku.baidu.com/view/0fd3c925d4d8d15abf234e73.html
阅读全文
摘要：基于FPGA实现的高速串行交换模块实现方法研究 https://wenku.baidu.com/view/9a3d501a227916888486d7ed.html
阅读全文
摘要：0. ILA概述在FPGA开发中，当我们写完代码，进行仿真，确定设计没有问题后，下载到硬件上一般都能按照我们的设计意愿执行相应功能。但这也并非绝对的，有时候你会遇到一些突然情况，比如时序问题或者仿真时我没有考虑到某种情况，但实际中它确实存在的，这就会造成功能上的错误了。也有时候你的设计似乎你没法进行
阅读全文
摘要：摘要: 在高速电路系统设计中，差分串行通信方式正在取代并行总线方式，以满足系统对高带宽数据通信的需求。RocketIO是Virtex2 Pro以上系列FPGA中集成的专用高速串行数据收发模块，可用于实现吉比特的数据传输，适用于多种高速数据传输协议。依据实际工程应用需求，提出了基于RocketIO的高
阅读全文
摘要：Vivado中的MIG已经集成了modelsim仿真环境，是不是所有IP 都有这个福利呢，不知道哦，没空去验证。 第一步：使用vivado中的MIG IP生成一堆东西 ，这个过程自己百度。或者是ug586有step by step 的，so easy。 生成之后是这样子的 第二步：在modelsim
阅读全文
摘要：MII即媒体独立接口，也叫介质无关接口。它是IEEE-802.3定义的以太网行业标准。它包括一个数据接口，以及一个MAC和PHY之间的管理接口(图1)。 数据接口包括分别用于发送器和接收器的两条独立信道。每条信道都有自己的数据、时钟和控制信号。MII数据接口总共需16个信号。 管理接口是个双信号接口
阅读全文
摘要：MII_GMII_RGMII_RMII_SMII_SSMII_TBI_RTBI比较 https://wenku.baidu.com/view/2e136caa8bd63186bdebbc40.html
阅读全文
摘要：MII即媒体独立接口，也叫介质无关接口。它是IEEE-802.3定义的以太网行业标准。它包括一个数据接口，以及一个MAC和PHY之间的管理接口(图1)。数据接口包括分别用于发送器和接收器的两条独立信道。每条信道都有自己的数据、时钟和控制信号。MII数据接口总共需16个信号。管理接口是个双信号接口：一
阅读全文
摘要：网口扫盲二:Mac与Phy组成原理的简单分析 1. general 下图是网口结构简图.网口由CPU、MAC和PHY三部分组成.DMA控制器通常属于CPU的一部分,用虚线放在这里是为了表示DMA控制器可能会参与到网口数据传输中. 对于上述的三部分,并不一定都是独立的芯片,根据组合形式,可分为下列几种
阅读全文
摘要：网口扫盲一:网卡初步认识 网络适配器又称网卡或网络接口卡(NIC),英文名Network Interface Card.它是使计算机联网的设备.平常所说的网卡就是将PC机和LAN连接的网络适配器.网卡(NIC) 插在计算机主板插槽中,负责将用户要传递的数据转换为网络上其它设备能够识别的格式,通过网络
阅读全文
摘要：包转发率的计算－实例说明 100Mbit/s的以太网络，100M换算成byte则是100/8=12.5M byte/s，换算出来就是12500000bytes。 因为在以太网的数据包中，最小的数据包的大小是64byte/s，加上8个byte的前导字节以及12个byte帧间间隙，合计就是84byte。
阅读全文
摘要：前言：之前笔者的试用博文提到安富利这块板子非常适合MicroBlaze开发，同时网上关于MicroBlaze的资料非常少（或含糊不清），没有一篇能完整介绍VIVADO SDK的设计流程，所以笔者带来这篇博文以供参考。 实验平台：Avnet-Artix-7 50T 开发套件/其它硬件也可以EDK：Vi
阅读全文
摘要：HELLO：Header Encoded Logical Layer Optimized (HELLO) format FTYPE：format type TTYPE：transaction type LOG： Logical and Transport Layer core (LOG)
阅读全文
摘要：创芯Xilinx Microblaze 学习系列第一集 Xilinx ISE Design Suite 13.2 The MicroBlaze™ embedded processor soft core is a reduced instruction set computer (RISC) opt
阅读全文
摘要：vivado2013.4和modelsim联合仿真 Hello，Panda 最近在做Zynq的项目，曾经尝试使用ISE+PlanAhead+XPS+SDK组合和Vivado+SDK来搭建工程，使用中发现前者及其不方便后者有诸多不稳定。近期得闻Xilinx退出Vivado2013.4，就迫不及待的想试
阅读全文
摘要：作者：Hello，Panda 一般而言，Xilinx Microblaze会被用来在系统中做一些控制类和简单接口的辅助性工作，比如运行IIC、SPI、UART之类的低速接口驱动，对FPGA逻辑功能模块初始化配置及做些辅助计算等等。类程序的代码量普遍不大，常常在十几KB到几时KB之间，因此对存储的需求
阅读全文
摘要：计数器分频 always @(posedge clk)begincountr <= countr + 1'b1; end assign clk_256 = countr[7];
阅读全文
摘要：原文Xilinx官方文档《ug898-vivado-embedded-design》第三章 一、MicroBlaze处理器设计介绍（略） 二、创建带有MicroBlaze处理器的IP设计 使用Vivado进行MicroBlaze设计和使用ISE有很大的不同。（译者加：所以你要仔细看下面的说明） Vi
阅读全文
摘要：一个人想不想跟你聊天，是可以感觉得出来的。而每次都主动找你聊天的人，一定喜欢你，记得好好珍惜那个人。免费关注微信公众号 jiarenorg ，就能天天收到佳人精彩文章了，还有机会和主编小陌一对一私聊喔，咱们微信里见！ 文/炉叔 世上有一种悲哀叫山无穷水无尽，话到嘴边都说尽。 一个星期前刚加的微信群，
阅读全文
摘要：执行力这件事永远掌握在自己手中。免费关注微信公众号 jiarenorg ，就能天天收到佳人精彩文章了，还有机会和主编小陌一对一私聊喔，咱们微信里见！ 文/小北 01 记得当年宿舍里，几个姑娘立志考研，约定好早上六点一起去图书馆占座，李莹的动作总比我们慢十分钟，我们都准备要出门了，她才舍得从床上爬起来
阅读全文
摘要：低通滤波器参数：Fs=8000，fp=2500，fs=3500，Rp=1dB，As=30dB，其他滤波器可以通过与低通之间的映射关系实现。 %%模拟滤波器 %巴特沃斯——滤波器设计 wp=2*pi*2500;ws=2*pi*3500;Rp=1;As=30; [N,wc]=buttord(wp,ws,
阅读全文
摘要：算法中常常会到浮点数运算，而浮点数的处理常常是Verilog初学中常常遇到的问题。以下将就一个简单的例子说明Verilog中浮点数运算处理。 在JPEG图像压缩时遇到色彩空间变换的问题，将YCbCr转换到RGB会遇到浮点数的运算，这个实现复杂，以摄氏温度转换为华氏温度为例 ： F = C x 1.8
阅读全文
摘要：最近在做的事情是，用FPGA生成一些满足特定分布的序列。因此为了验证我生成的序列是否拥有预期的性质，我需要将生成的数据提取出来并且放到MATLAB中做数据分析。 但是网上的程序很乱，表示看不懂==其实特别简单的一个命令，不知道别人为什么搞那么复杂。 在testbench里面写的主要语句： 1 2 3
阅读全文
摘要：分别尝试采用Quartus和ISE调用第三方综合软件Synplify进行综合。 【软件版本】 Quartus II 13.0 (SP)、ISE 14.4 、Synplify 201303。 【问题描述】 一开始两个软件调用均显示不成功，quartus显示encountered errors，ISE显
阅读全文
摘要：TMS320C6455 SRIO 实现方案 SRIO(Serial RapidIO)构架是一种基于高性能包交换的互连技术，主要功能是完成在一个系统内的微处理器、DSP、通信和网络处理器、系统存储器以及外设之间高速的传输数据。它成功解决了处理器集成芯片之间和线路板之间的互连问题。如果合理运用SRIO技
阅读全文
摘要：1.综合成ngc文件，然后再黑盒调用，再写一个端口文件（写个空壳文件，就是定义输入输出，在工程里面调用这个文件就行，把ngc放到工程目录下）。
阅读全文
摘要：1.The type of SRIO packageis determined by the combination of Ftype(format type) and Ttype(transaction type) fields in the packet。 SRIO Packets： The R
阅读全文
摘要：分组、包，packet，信息在互联网当中传输的单元，网络层实现分组交付。用抓包工具抓到的一条条记录就是包。帧，frame，数据链路层的协议数据单元。我们将链路层分组称为帧。数据报，Datagram，通过网络传输的数据的基本单元，包含一个报头（header）和数据本身，其中报头描述了数据的目的地以及和
阅读全文
摘要：NAND FLASH Controller IP Core标准NAND FLASH Controller标准NAND FLASH控制器 我是一位在职者（北京），专业从事FPGA接口设计，有较多的空余时间，对FPGA有比较丰富的项目经验（6年）。熟练使用Xilinx/Altera FPGA，熟悉NAN
阅读全文
摘要：Writer ：BYSocket（泥沙砖瓦浆木匠） 一、什么大小端？ 大小端在计算机业界，Endian表示数据在存储器中的存放顺序。百度百科如下叙述之： 大端模式，是指数据的高字节保存在内存的低地址中，而数据的低字节保存在内存的高地址中，这样的存储模式有点儿类似于把数据当作字符串顺序处理：地址由小向
阅读全文
