10 2017 档案
摘要：https://wenku.baidu.com/view/78666616cf84b9d528ea7ad9.html
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摘要：http://www.autooo.net/classid34-id136742-1.html http://www.autooo.net/autooo/PLC/PLC-Case/2014-12-10/136742_2.html
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摘要：教程 | 没有博士学位，照样玩转TensorFlow深度学习 机器之心2017-01-24 12:32:22 程序设计 谷歌 操作系统 阅读(362)评论(0) 选自Codelabs 机器之心编译 参与：侯韵楚、王宇欣、赵华龙、邵明、吴攀 本文内容由机器之心编译自谷歌开发者博客的 Codelabs
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摘要：xilinx的7系列FPGA根据不同的器件类型，集成了GTP、GTX、GTH以及GTZ四种串行高速收发器，四种收发器主要区别是支持的线速率不同，图一可以说明在7系列里面器件类型和支持的收发器类型以及最大的收发器数量。 图一 Xilinx的7系列FPGA随着集成度的提高，其高速串行收发器不再独占一个单
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摘要：1、两者都属高速并行配置模式。SelectMAP是早期的FPGA两类配置模式之一，是相对于串行（Serial）配置而言的，与主串（Master Serial）和从串（Slave Serial）模式对应，SelectMAP也有主并（Master SelectMAP）和从并（Slave SelectMA
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摘要：关于Xilinx FPGA JTAG下载时菊花链路中的芯片数量 emesjx | 2014-08-13 13:13:30 阅读：1793 发布文章 当一个系统中含有多片（2片以上）Xilinx FPGA、CPLD或PROM（FLASH）时，可采用单一JTAG口以菊花链（Daisy Chain）形式将
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摘要：http://blog.csdn.net/mao0514/article/category/1518607/1
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摘要：FPGA+DSP SRIO通信（一）——DSP端参数设置（通道） 原创 2017年04月19日 18:56:45 标签： SRIO-C66x 1217 原创 2017年04月19日 18:56:45 标签： SRIO-C66x 1217 经过漫长的探索之后，博主发现关于TI的板子调试和开发要遵循的规
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摘要：C6678->SRIO和Virtex6->FPGA 设计的板子到了SRIO调试阶段了，在板子上，一片V6和两片6678通过4XSRIO互联，中间没有Switch，总算搞定了相互之间的通信。 首先，感谢Ti论坛提供的SRIO程序范例，但是其硬件平台是EVM板，更多的只能用于loopback测试，但是可
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摘要：1.以下仅供参考：有阴影的寄存器，表示在物理上这个寄存器对应2个寄存器，一个是程序员可以写入或读出的寄存器，称为preload register(预装载寄存器)，另一个是程序员看不见的、但在操作中真正起作用的寄存器，称为shadow register(影子寄存器) 另外，请下载这个参考手册http:
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摘要：作者：陈婷，岳强，汪洋 解放军信息工程大学 摘要: 现代信号处理系统通常需要在不同处理器之间实现高速数据通信，SRIO协议由于高效率、低延时的特性被广泛使用。本文研究了在FPGA和DSP两种处理器之间实现SRIO协议的方法，并通过电路设计和利用处理器的开发工具编程实现了两种处理器间的高速通信。经测试
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摘要：RapidIO协议 1．概述 1.1介绍 RapidIO是基于包交换互联协议，主要作为系统内部接口使用，如：芯片间、板间的通讯，速度能在GB/S数量级。如连接处理器、内存、内存映射的I/O设备。这些设备可能是网络设备、内存子系统或一般目的的计算。 RapidIO互连面向内存映射的分布式内存系统和子系
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摘要：登录深圳图书馆www.szlib.org.cn 参考：https://jingyan.baidu.com/article/f7ff0bfc33dd0f2e26bb13a4.html
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摘要：一、时序设计 方法1.通过状态机来实现，通过verilog控制FPGA，让它该快的时候快，该慢的时候慢。 方法2.FPGA中运行CPU 把逻辑控制顺序复杂的事情用C代码来实现，而实时处理部分用verilog实现，并且verilog这部分可以被C代码控制。Xilinx的FPGA目前支持的CPU有Mic
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摘要：Git 工作流的正确打开方式 作者：@Ryan-Miao本文为作者原创，转载请注明出处：http://www.cnblogs.com/woshimrf/p/git-workflow.html 目录 1.1.创建仓库1.2. 模拟用户A1.3. 模拟用户B1.4. 模拟用户A1.5. 模拟用户C1.6
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摘要：我们一直用GitHub作为免费的远程仓库，如果是个人的开源项目，放到GitHub上是完全没有问题的。其实GitHub还是一个开源协作社区，通过GitHub，既可以让别人参与你的开源项目，也可以参与别人的开源项目。 在GitHub出现以前，开源项目开源容易，但让广大人民群众参与进来比较困难，因为要参与
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摘要：一次上课，一个女孩子垂头丧气的跟我说，老师，我考了四次四级，还没过，究竟是为什么。 我说，你真题做了吗？单词背了吗？ 她拿出已经翻破了的真题，跟我说，你讲的所有的题目我连答案都记得，单词书也背了很多遍了，我这么努力，为什么过不了。 这是一个我印象特别深刻的学生，因为在我眼中，四级考试是难度不大。据说
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摘要：1 我在偏僻的农村长大，出发去县城高中读书的那一天，母亲告诉我：加油，孩子，这是你唯一改变命运的机会。于是，我勒了勒背上书包的肩带，心里暗暗发誓要努力。 到了县城花花绿绿的世界，作为来自农村家庭、条件很差的我，总是感觉自己低人一等。我知道要改变自己的自卑心理，只有通过努力读书来找回自信。 刚刚进入高
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摘要：CAN：Controller Area Network，控制器局域网 是一种能有效支持分布式控制和实时控制的串行通讯网络。 CAN-bus： Controller Area Network-bus，控制器局域网总线技术 CAN总线系统结构 接收控制单元中微处理器发出的数据，处理数据并传给CAN收发器
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摘要：FPGA时序约束和timequest timing analyzer FPGA时序约束 时钟约束 #************************************************************** # Create Clock #*********************
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摘要：管脚是FPGA重要的资源之一，FPGA的管脚分别包括，电源管脚，普通I/O，配置管脚，时钟专用输入管脚GCLK等。 本文引用地址：http://www.eepw.com.cn/article/266429.htm (1)电源管脚： 通常来说： FPGA内部的电压包括内核电压和I/O电压。 1.内核电
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摘要：例子：https://www.altera.com/support/support-resources/design-examples/intellectual-property/embedded/nios-ii/exm-accelerated-fir.html #board_class=alter
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摘要：诚心给大家推荐一本讲信号处理的好书《Digital Signal Processing - A Practical Guide for Engineers and Scientists》[美]Steven W.Smith，中文版叫《实用数字信号处理-从原理到应用》张瑞峰译，人民邮电出版社。这本书最大
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摘要：GTS：Global 3-state buffer delay 全局使能，三态 GCK：Global Clock buffer delay 全局时钟 GSR：Global set/reset buffer delay 全局复位 全部可以当GPIO使用 CPLD新手请教-管脚功能和分配 转载自：htt
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摘要：最近上班，一个小项目用到fpga去做oled的驱动，主要是非标准的驱动，所以采用fpga去做。驱动当然没问题。遇到1个问题是IO电平的问题。因为后面oled驱动需要用1.8V 逻辑电平去驱动。为此需要改变默认的IO电平3.3V。 查找资料与问各位大神。得出解决的方法是这样的。 硬件设置bank端口供
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摘要：FPGA组成、工作原理和开发流程 原创 2012年01月07日 09:11:52 9402 0 4 原创 2012年01月07日 09:11:52 9402 0 4 ********************************LoongEmbedded**********************
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摘要：复杂可编程逻辑器件CPLD的基本结构 文章出处：czhlcai 发布时间： 2008/12/08 | 6911 次阅读 复杂可编程逻辑器件CPLD的基本结构 文章出处：czhlcai 发布时间： 2008/12/08 | 6911 次阅读 专业薄膜开关打样工厂，12小时加急出货 1．基于乘积项的CP
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摘要：DMA （直接存储器访问） DMA(Direct Memory Access，直接内存存取) 是所有现代电脑的重要特色，它允许不同速度的硬件装置来沟通，而不需要依赖于 CPU 的大量中断负载。否则，CPU 需要从来源把每一片段的资料复制到暂存器，然后把它们再次写回到新的地方。在这个时间中，CPU 对
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摘要：基于dsp_builder的算法在FPGA上的实现 一、摘要 结合dsp_builder、matlab、modelsim和quartus ii等软件完成算法的FPGA实现。 二、实验平台 硬件平台：DIY_DE2 软件平台：quartus ii9.0 + ModelSim-Altera 6.4a (
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摘要：1.特点 1.特点 PIO模式下硬盘和内存之间的数据传输是由CPU来控制的；而在DMA模式下，CPU只须向DMA控制器下达指令，让DMA控制器来处理数据的传送，数据传送完毕再把信息反馈给CPU，这样就很大程度上减轻了CPU资源占有率。DMA模式与PIO模式的区别就在于，DMA模式不过分依赖CPU，可
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摘要：一、中断机制 1、实现中断响应和中断返回 当CPU收到中断请求后，能根据具体情况决定是否响应中断，如果CPU没有更急、更重要的工作，则在执行完当前指令后响应这一中断请求。CPU中断响应过程如下：首先，将断点处的PC值（即下一条应执行指令的地址）推入堆栈保留下来，这称为保护断点，由硬件自动执行。然后，
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摘要：Q：c语言编写51单片机中断程序，执行过程是怎样的？ 例如程序：#include<reg52.h> void main(void) { EA=1; //开放总中断 EX0=1; //允许使用外中断 IT0=1; //选择负跳变来触发外中断 P0=0xff; //关闭所有P0口的LED灯 while(
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摘要：Altera SOPC FrameBuffer系统设计教程 小梅哥编写，未经授权，严禁转载或用于任何商业用途 在嵌入式系统中，LCD屏作为最友好的人机交互方式，被大量的应用到了各个系统中。在基于ARM处理器的系统中，应用更是非常广泛。FPGA作为广义嵌入式系统的一员，自然也有很多时候需要来驱动显示屏
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摘要：在数字音频Datasheet中，我们经常看到256FS，384FS，32kHz,44.1kHz MCLK等概念。一般在数字音频芯片用3个pin作为通讯接口：BCLK，ADCLRC，DOUT。现在做个总结。 1. SAMPLING RATE： 32kHz，44.1kHz，48kHz，96kHz：音频采
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摘要：I2S仅仅是PCM的一个分支，接口定义都是一样的， I2S的采样频率一般为44.1KHZ和48KHZ做，PCM采样频率一般为8K,16K。有四组信号: 位时钟信号，同步信号，数据输入，数据输出. I2S总线标准 I2S(Inter-IC Sound Bus)是飞利浦公司为数字音频设备之间的音频数据传
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摘要：简单来讲，采样率和比特率就像是坐标轴上的横纵坐标。 横坐标的采样率表示了每秒钟的采样次数。 纵坐标的比特率表示了用数字量来量化模拟量的时候的精度。 采样率类似于动态影像的帧数，比如电影的采样率是24赫兹，PAL制式的采样率是25赫兹，NTSC制式的采样率是30赫兹。当我们把采样到的一个个静止画面再以
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摘要：音频采样中left-or right-justified(左对齐，右对齐), I2S时钟关系 原创 2014年02月11日 13:56:51 4951 0 0 原创 2014年02月11日 13:56:51 4951 0 0 刚刚过完春节，受假期综合症影响脑袋有点发木，干什么事反应慢了？最近调试xx
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摘要：资源优化问题：Xilinx ise 出现资源不够的问题（ERROR:Cpld:868 - Cannot fit the design into any of the specified devices with the selected implementation options.），要在fitt
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