08 2017 档案
摘要：引子：ModelSim是HDL仿真软件，Debussy是波形查看软件；搭配使用，相当爽。此处所谓快速查看前仿真波形仅为抛砖引玉，大家不要拘泥于此。两款软件的功能都很强大，请自行研究。 注：本篇博文的软件环境为：Debussy 5.3v9 + Modelsim SE 6.5 配置篇 1 安装、和谐软件
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摘要：【连载】 FPGA Verilog HDL 系列实例 Verilog HDL 之 步进电机驱动控制 步进电机的用途还是非常广泛的，目前打印机，绘图仪，机器人等等设备都以步进电机为动力核心。那么，下面我们就了解下什么是步进电机，它是怎么控制的。 一、步进电机相关知识简介 1、步进电机概述 步进电机是一
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摘要：概述 AC6102上集成了一颗Cypress 推出的高性能USB3.0传输芯片CYUSB3014，Cypress称之为EZ-USBFX3。该芯片性能强劲，功能强大，接口简单，非常适合用于各种需要高速数据传输的场合，以下为摘自EZ-USBFX3数据手册中关于该芯片的介绍： 赛普拉斯EZ-USBFX3是
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摘要：人气腹语术师天愿在现场披露了被人偶搭档夺取灵魂的腹语术师将妻子杀害的表演节目。天愿真的陷入了多重人格，命令自己杀害妻子和子的人偶的人格出现了。为了不(让自己)杀害和弟子登川有外遇的妻子，天愿提出委托想要监视，然而第二天早上，和子真的被杀害的事件发生了。天愿坦白很可能是在自己的意识失去的时候杀害的……
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摘要：verilog中if与case语句必须完整，即if要加上else,case后要加上default语句，以防止锁存器的发生，接下来就来说说其中原因。 一，什么是锁存器？锁存器与触发器的区别。http://www.eefocus.com/liuyuxue/blog/13-11/300280_d7008.
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摘要：一个电路能跑到多少M的时钟呢？ 这和电路的设计有密切联系（组合逻辑的延时），我们知道电路器件都是由一定延迟的，所以信号的仿真很重要。如果延迟时间大于时钟，就会导致时序违例，出现逻辑错误。 项目要求300M怎么实现呢？ 学习涉及如下： 建立时间保持时间； 电路延时 时钟频率 关键路径 流水线设计来提高
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摘要：最近一段时间一直在研究基于FPGA的图像处理，乘着EEPW这个机会和大家交流一下，自己也顺便总结一下。主要是为了大家对用FPGA做图像处理有个感性的认识，如果真要研究的话就得更加深入学习了。本人水平有限，如有错误，欢迎大家批评指正。 基于软件的图像处理方法存在着一些局限性，尤其是计算速度和算法效率方
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摘要：/* 矩阵乘法C语言实现 Slyar 2009.3.20 */ #include <stdio.h> #include <stdlib.h> /* 给 int 类型定义别名 datatype */ typedef int datatype; /* 函数声明部分 */ datatype** Creat
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摘要：一、位运算符Ｃ语言提供了六种位运算符：& 按位与| 按位或^ 按位异或~ 取反<< 左移>> 右移1. 按位与运算 按位与运算符"&"是双目运算符。其功能是参与运算的两数各对应的二进位相与。只有对应的两个二进位均为1时，结果位才为1 ，否则为0。参与运算的数以补码方式出现。例如：9&5可写算式如下：
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摘要：1.常规变量类型定义例如：typedef unsigned char uchar描述：uchar等价于unsigned char类型定义 uchar c声明等于unsigned char c声明 2.数组类型定义例如： typedef int array[2];描述： array等价于 int [2
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摘要：input[63:0] A0, //A0表示A矩阵的第一行 其中A0[63:48] A0 [47:32] A0[31:16] A0 [15:0]分别表示第一行中的四个元素（每个元素16位表示），下同input[63:0] A1,input[63:0] A2,input[63:0] A3,input[
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摘要：要知道，要把一件事情做好，不管是做哪们技术还是办什么手续，明白这个事情的流程非常关键，它决定了这件事情的顺利进行与否。同样，我们学习FPGA开发数字系统这个技术，先撇开使用这个技术的基础编程语言的具体语法、使用工具和使用技巧不谈，咱先来弄清楚FPGA的开发流程是什么。 FPGA的开发流程是遵循着AS
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摘要：1：什么是同步逻辑和异步逻辑？（汉王） 同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 答案应该与上面问题一致 〔补充〕：同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下一个时
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