摘要：
Abstract撰寫Verilog時，雖然每個module都會先用ModelSim或Quartus II自帶的simulator仿真過，但真的將每個module合併時，一些不可預期的『run-time』問題可能才一一浮現，這時得靠SignalTap II來幫忙debug。 Introduction使 阅读全文
摘要：
最近在看Verilog代码，由于我的quartus版本打开他们的文件注释会全部乱码，痛苦万分！从网上找了下原因，解决方法基本没有，不过看到有人提出是编码的问题，立马我就想到一个解决方法，经过实验果然有用，下面介绍给大家，希望对你们有用！ 乱码现象： 解决办法： 打开文件所在工程找到该verilog文 阅读全文