04 2017 档案
摘要：1.如何进行文献检索 我是学自然科学的，平时确实需要不少外文文献，对于自然科学来讲英文文献检索首推Elsevier，Springer等。虽然这些数据库里面文献已经不算少了。但是有时还会碰到查不到的文献，而这些文献的数据库我们所在研究所或大学又没有买，怎么办？我基本通过以下向个途径来得到文献。 1．首
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摘要：之前一直相不明白，为什么从官网下载的AC97的IP不能跑起来，整个IP就像空壳一样，bit_clk输进去，没有任何信号输出来。从IP的RTL来看，即使是IP不连到CPU的BUS上，只要是综合进FPGA了，当BIT_CLK信号输进IP时，SD_OUT,SYNC就应该有数据和信号输出，但奇怪的是，它们不
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摘要：AbstractFSM在數位電路中非常重要，藉由FSM，可以讓數位電路也能循序地執行起演算法。本文將詳細討論各種FSM coding style的優缺點，並歸納出推薦的coding style。 Introduction使用環境：Debussy 5.4 v9 + ModelSim SE 6.3e +
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摘要：首先，我们应该对FPGA内部的工作方式有 一些认识。FPGA的内部结构其实就好比一块PCB板，FPGA的逻辑阵列就好比PCB板上的一些分立元 器件。PCB通过导线将具有相关电气特性的信号相连接，FPGA也需要通过内部连 线将相关的逻辑节点导通。PCB板上的信号通过任何一个元器件都会产生一定的延时，F
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摘要：内容 与可综合Verilog代码所不同的是，testbench Verilog是在计算机主机上的仿真器中执行的。testbench Verilog的许多构造与C语言相似，我们可在代码中包括复杂的语言结构和顺序语句的算法。 1 always块和initial块 Verilog有两种进程语句：alway
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摘要：1. Error: (vlog-7) Failed to open design unit file "D:/Xilinx/verilog/src/glbl.v" in read mode求解决
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摘要：1. 建一个总文件夹，如cnt2. 为源代码，测试台文件，仿真各建一文件夹。如src,tb,sim3. 编写源代码，testbench。如cnt.v,tb_cnt.v文件，同时文件名里的模块名与文件名相同，如module cnt( ), module tb_cnt( )。4. 再sim文件夹里加入t
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摘要：[page_break] 本文适合初学者,源代码:mux4_to_1.v 工作内容: 1、设计一个多路选择器，利用ModelSimSE做功能仿真； 2、利用Synplify Pro进行综合，生成xxx.vqm文件； 3、利用Quartus II导入xxx.vqm进行自动布局布线，并生成xxx.vo(
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摘要：需求说明：Lattice系统FPGA入门 内容 ：Lattice与Altera、Xilinx对比 来自 ：时间的诗 1.Lattice与Altera、Xilinx对比 lattice的FPGA是基于EEPROM的，在你设计的时候程序不会因为你掉电而消失 而altera的和xilinx的都是基与SRA
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摘要：参考：http://zhidao.baidu.com/link?url=GSIg9_zFhWi6PHezalQveRwwUsU0as7k6MFd05r-cruLT1yDABARraHkuq8ohdIR54QtTIOHypS3Y0MTtnRcJ_ 1、概述 TCP 传输控制协议,提供的是面向连接、可靠
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摘要：双线性插值(说的很明白) 来自：http://www.cnblogs.com/linkr/p/3630902.html http://www.cnblogs.com/linkr/p/3630902.html 双线性插值，这个名字咋一听很高大上的样纸，再在维基百科上一查（见文末，我去，一堆的公式吓死人
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摘要：1、概述 `define：作用 -> 常用于定义常量可以跨模块、跨文件; 范围 -> 整个工程; parameter： 作用 -> 常用于模块间参数传递; 范围 -> 本module内有效的定义; localparam 作用 -> 常用于状态机的参数定义; 范围 -> 本module内有效的定义，不
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摘要：Q：在状态机的case语句中，最后要加上默认项default，可是我看到有的书上写的是一个确定的状态，有的则是不定态xxx，到底应该写那个啊？求助！ A1：取决于case条件是否完备啦如果你的case条件已经完备，那default不写也无所谓呀，一定要写的话，随便赋值都可以如果case条件不完备，d
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摘要：对Verilog 初学者比较有用的整理(转自它处) ******************************************************************************************************************** *作者: Ia
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摘要：在很多地方都能看到，verilog中if与case语句必须完整，即if要加上else,case后要加上default语句，以防止锁存器的发生，接下来就来说说其中原因。 一，什么是锁存器？锁存器与触发器的区别。 锁存器与触发器最大的区别在于，锁存器是电平触发，而触发器是边沿触发。锁存器在不锁存数据时，
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摘要：基于UVM的verilog验证 Abstract 本文介绍UVM框架，并以crc7为例进行UVM的验证，最后指出常见的UVM验证开发有哪些坑，以及怎么避免。 Introduction 本例使用环境：ModelSim 10.2c，UVM-1.1d，Quartus II 13.1（64 bit），器件库
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摘要：【摘自夏宇闻《verilog设计教程》】一般情况下，Verilog HDL源程序中所有的行都将参加编译。但是有时希望对其中的一部分内容只有在满足条件才进行编译，也就是对一部分内容指定编译的条件，这就是“条件编译”。有时，希望当满足条件时对一组语句进行编译，而当条件不满足是则编译另一部分。 条件编译命
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摘要：二、软件的简单使用 工程建立后我们就可以进行程序的编写添加了。 选择左下角file list 选项卡 这里主要是工程的信息。 在input files 上右键弹出选项addànew file。。。 在这选择添加文件的类型文件名和文件的路径根据实际情况添加。由于diamond的文本编辑不是特别好用，所
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摘要：测试环境（win10 x64 软件Diamond 3.5 x64） 软件下载地址：http://files.latticesemi.com/Diamond/3.5/3.5.0.102_Diamond_x64.zip 一、建工程 打开软件 如图所示： 虽然diamond的中文资料并不是特别多，但是软件
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摘要：第一步安装：执行.EXE文件，一直下一步，最后license选择没有USB什么的那个（具体记不清了）。 第二步破解：安装完成后在环境变量中将license路径指定到license文件即可（LM_LICENSE_FILE d:\lscc\diamond\3.7_x64\license\license.
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摘要：上升沿检测电路之Moore型FSM // Listing 5.3module edge_detect_moore ( input wire clk, reset, input wire level, output reg tick ); // symbolic state declaration l
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摘要：一：前言 这篇博客是我应一位网友之约写的，他想要学习基于FPGA的PCIe DMA控制器设计，但是手上没有合适的Xilinx开发板，而且xapp1052又没有提供仿真代码，让他的学习陷入了困境。所以我想了想，还是用EDK搭建一个微小系统，然后用modelsim来仿真xapp1052的DMA收发控制，
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摘要：一：前言 很多和我一样初学pcie的硬件工程师都会遇到这样一个问题，看了不少pcie相关的资料，还是搞不清这玩意儿到底该怎么用。于是我们打开ISE的core_generator工具，生成了一个pcie的ip核，用modelsim仿真一下example design，仔细分析一下，好像对协议部分理解更
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摘要：Synplify9.6.2破解（转帖） 转载自：http://www.cnblogs.com/mark-sun/archive/2012/02/26/2368773.html Abstract本文介紹如何破解Synplify Pro 9.6.2。 IntroductionStep 1：安裝Synpl
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