随笔分类 - Vivado
摘要：vivado和modelsim联合调试仿真 0赞 vivado和modelsim联合调试仿真 发表于 2017/5/10 19:10:59 阅读（881） 评论（0） 使用vivado和modelsim联合调试仿真时，在破解完modelsim后，不必修改modelsim.ini文件，在vivado中
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摘要：目的： 自定义一个IP核，通过AXI总线与ARM系统连接 环境： Win7 32bit Vivado2014.4.1 Xilinx sdk2014.4 开发板： Zc702 第一步： 新建一个自定义的HDL模块，本实验新建一个16位加法器，保存为test.v,代码如下 module test( in
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摘要：IP子系统集成 1.Creating External Connections 由此可以看出：block design的设计是可以连接电路板上的CPU的（外挂CPU）。 2.生成外部接口 端口生成之后如下图所示： 3.Customize Port 4.AXI Interconnect核输入端配置完成
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摘要：将自己写的HDL代码封装成带AXI总线的IP 1.Tools->create and package IP 2.create AXI4总线的IP 3.新建block design 4.点击右键，选择edit in ip packager 此时生成了一个新的工程： 5.对生成的.v文件进行编辑 6.先
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摘要：这两天基本完成了实验室工程从ISE向vivado的移植，包括了两片FPGA的两个工程，这两个工程还算是比较大的工程，包括了内存，接口，embedded system，算法模块等，在这过程中也很好的熟悉了vivado的开发流程，发现了一些很好用的工具。 首先从整体上对vivado这个工具有了更深入的认
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摘要：VIVADO中一个run编译时支持的线程数如下表：（综合时一般是2线程） Place Route Windows默认 2 2 Linux默认 4 4 Windows开启maxThreads=8 4 4 Linux开启maxThreads=8 8 8 设置多线程的命令为： set_param gene
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摘要：OS WIN7vivado 2015.4vivado自带的仿真器vivado project 包含一个block design， block design 中包含AXIPCIE, MIG, INTERCONNECTOR, 第三方IP，AXI APB BRIGE仿真并保存所有信号到wdb文件的步骤：1
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摘要：1.基于BASYS3板子，有如下代码： module top( input clk, input rst, output test_clk ); parameter DIV_CNT = 2; reg clk25M; reg [31:0] cnt = 0; always@(posedge clk)be
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摘要：Vivado和ISE相比ChipScope已经大幅改变，很多人都不习惯。在ISE中称为ChipScope而Vivado中就称为in system debug。下面就介绍Vivado中如何使用debug工具。 Debug分为3个阶段：1. 探测信号：在设计中标志想要查看的信号2. 布局布线：给包含了d
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摘要：vivado保存debug波形 Vivado下debug后的波形通过图形化界面并不能保存抓取到波形，保存按钮只是保存波形配置，如果需要保存波形需要通过TCL命令来实现： write_hw_ila_data 0730_ila_1 [upload_hw_ila_data hw_ila_1] write_
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摘要：Vivado下debug后的波形通过图形化界面并不能保存抓取到波形，保存按钮只是保存波形配置，如果需要保存波形需要通过TCL命令来实现： write_hw_ila_data0730_ila_1 [upload_hw_ila_data hw_ila_1]write_hw_ila_data 0730_i
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摘要：首先介绍一下我的硬件平台：使用的开发板为米联客出的MIZ702，这个开发板与ZedBoard是兼容的。 Vivado硬件调试有几种手段：ILA（集成逻辑分析器Integrated Logic Analyzer）、VIO（虚拟I/O Virtual Input/Output）、Jtag-to-AXI等
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摘要：在Vivado下在线调试是利用ILA进行的，Xilinx官方给出了一个视频，演示了如何使用Vivado的debug cores，下面我根据这个官方视频的截图的来演示一下： 官方的视频使用的软件版本为2012.2，不过在2015.3下也是差不多的。 第一步：标记需要debug的信号 例如： VHDL：
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摘要：新建工程 打开Vivado软件，直接在欢迎界面点击Create New Project，或在开始菜单中选择File - New Project即可新建工程。 点击Next 输入工程名称和路径。 选择RTL Project，勾选Do not specify......（这样可以跳过添加源文件的步骤，源
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摘要：前面一篇介绍了从新建工程一直到编写代码进行行为仿真，这篇继续进行介绍。 修改器件型号 新建工程时选择过器件型号，如果新建好工程后需要修改型号，可以选择菜单Tools - Project Settings。 弹出窗口中，点击Project Device右侧的按钮，即可选择器件型号。 综合（Synthe
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摘要：IP核（IP Core） Vivado中有很多IP核可以直接使用，例如数学运算（乘法器、除法器、浮点运算器等）、信号处理（FFT、DFT、DDS等）。IP核类似编程中的函数库（例如C语言中的printf()函数），可以直接调用，非常方便，大大加快了开发速度。 使用Verilog调用IP核 这里简单举
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摘要：在tools 下面选中project settings。然后选targat language为VHDL 。这样就会生成一个以VHDL语言为模板的ip。转载：https://zhidao.baidu.com/question/2078274187164889428.html?qbl=relate_qu
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摘要：Vivado中ILA的使用 1.编写RTL代码 其中需要说明的是(* keep = "TRUE" *)语句的意识是保持cnt信号不被综合掉，方便以后的调试，是否可以理解为引出这个寄存器信号。 2.加入ILA核 3.配置ILA核 需要配置的参数主要有三个：1.Component Name,组件的名字，
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摘要：注：其实该方法适用于提取Xilinx官网的任意工具的任意版本的迅雷下载地址①进入Xilinx官网，进入Device->Design Tools，选择你想要下载的任意工具。②进入新web页面，右方点击“Downloads”。③进入版本选择页面，选择想要的版本号，点击相应的下载链接。④进入基于Java的
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摘要：https://wenku.baidu.com/view/0294cbb3bb4cf7ec4bfed01a.html
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