随笔分类 - Altera 约束
摘要：Quartus的这个默认选项是:不用的管脚输出接地建议重新配置一下为三态或输入，否则FPGA可能会在未用的管脚上有些许输出，因为FPGA运行时，内部用到的电路部分会在未用到的电路部分上有一个电磁耦合或者叫串扰，就好比两根靠近的电线上其中一根传输50MHz的信号，那当你测量另外一根时，也会发现有微弱的
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摘要：FPGA时序约束和timequest timing analyzer FPGA时序约束 时钟约束 #************************************************************** # Create Clock #*********************
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摘要：管脚是FPGA重要的资源之一，FPGA的管脚分别包括，电源管脚，普通I/O，配置管脚，时钟专用输入管脚GCLK等。 本文引用地址：http://www.eepw.com.cn/article/266429.htm (1)电源管脚： 通常来说： FPGA内部的电压包括内核电压和I/O电压。 1.内核电
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摘要：例子：https://www.altera.com/support/support-resources/design-examples/intellectual-property/embedded/nios-ii/exm-accelerated-fir.html #board_class=alter
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摘要：最近上班，一个小项目用到fpga去做oled的驱动，主要是非标准的驱动，所以采用fpga去做。驱动当然没问题。遇到1个问题是IO电平的问题。因为后面oled驱动需要用1.8V 逻辑电平去驱动。为此需要改变默认的IO电平3.3V。 查找资料与问各位大神。得出解决的方法是这样的。 硬件设置bank端口供
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