随笔分类 -  verilog

verilog语法学习心得(转)
摘要:1.数字电路基础知识: 布尔代数、门级电路的内部晶体管结构、组合逻辑电路分析与设计、触发器、时序逻辑电路分析与设计2.数字系统的构成: 传感器 AD 数字处理器 DA 执行部件3.程序通在硬件上的执行过程: C语言(经过编译)-->该处理器的机器语言(放入存储器)-->按时钟的节拍,逐条取出指令、分析指令、执行指令4.DSP处理是个广泛概念,统指在数字系统中做的变换(DFT)、滤波、编码解码、加密解密、压缩解压等处理5.数字处理器包括两部分:高速数据通道接口逻辑、高速算法电路逻辑6.当前,IC产业包括IC制造和IC设计两部分,IC设计技术发展速度高于IC设计7.FPGA设计的前续课 阅读全文

posted @ 2012-04-23 21:59 chenfengfei 阅读(1328) 评论(0) 推荐(1) 编辑

gold序列的verilog实现
摘要:gold序列产生程序:module gold_sque_gen( rst, clk, delay, gold_out );input rst;input clk;input [11:0] delay;output reg gold_out;reg [11:0] counter;reg [11:0] m1_sequence;reg [11:0] m2_sequence;reg [1:0] state;parameter ready = 2'b00;parameter calcu = 2'b01;always @(posedge clk)begin if(!rst) begin . 阅读全文

posted @ 2012-04-07 14:28 chenfengfei 阅读(1653) 评论(1) 推荐(2) 编辑

m序列的verilog实现
摘要:module mxulie( clk, rst, ena, m_out, load ); input clk; input rst; input ena; output reg m_out; output reg load;reg [11:0] shift;always @(posedge clk) begin if(!rst) begin m_out <= 1'b0; load <= 1'b0; shift <= 12'b1111_1111_1111; end else begin if(ena) begin //shift[0] <= ( s 阅读全文

posted @ 2012-04-01 13:24 chenfengfei 阅读(2817) 评论(0) 推荐(2) 编辑

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