摘要：
转载自http://blog.sina.com.cn/s/blog_e7fec2630101f5t9.htmlSystemVerilog是一种硬件描述和验证语言（HDVL），它基于IEEE 1364-2001 Verilog硬件描述语言（HDL），并对其进行了扩展，包括扩充了C语言数据类型、结构、压... 阅读全文
2015年7月22日 #
2015年7月20日 #
摘要：
在使用questasim或者modelsim仿真时，如果需要控制仿真时间长度，一般在vsim中使用 run xxxxms/us等命令。但是有时候不好估计仿真多长时间才能得到所有希望观察的结果，这个时候可以在仿真tb文件中合适的位置加入-finish命令。不过仿真运行到这个位置时sim程序会提示退出，... 阅读全文