摘要：
类型转换verilog中，任何类型的任何数值都用来给任何类型赋值。verilog使用赋值语句自动将一种类型的数值转换为另一种类型。例如，当一个wire类型赋值给一个reg类型的变量时，wire类型的数值（包括四态数值，电平强度，多驱动解析）自动转换为reg类型（有4态数值，但没有电平强度和多驱动解析... 阅读全文
2015年8月4日 #
摘要：
system verilog中新加了很多幅值语句，虽然都只适用于阻塞幅值，但是在某些场合中非常实用。下面是一段有意思的代码，覆盖了一些用法。 1 package definitions; 2 typedef enum logic [2:0] {ADD,SUB,MULT,DIV,SL,SR} ... 阅读全文