摘要：
在modelsim中调用PLL IP核时，出现一个现象：输出时钟一直是高阻态z，检查工程之后发现： 输入时钟一切正常 复位信号正常 testbench没有任何问题 run.do文件一切正常 问题波形： 最后，发现是因为在ip文件夹（该工程存放所调用的IP核的文件）下有个文件gen_fclk_bb.v 阅读全文
摘要：
为了理想，从北方走到南方。但，没人告诉我们，理想实现了之后，要做什么。开心？骄傲？落寞？还是，继续寻找下一个，理想？ 刚来南方时，觉得总算离开了待腻了的故乡，想要挣脱。大学毕业，又觉得能够事业有成，想着拼搏。在职场摸爬滚打若干年，磨平了棱角，成了自己曾经讨厌的模样。然后，又辞职去了西藏。发现，就像毕 阅读全文
摘要：
PHY层设计 完整PHY层模块框图如下： PHY层需要三个模块：xcvr_native_10g_phy\atx_reset_controller\atx_pll xcvr_native_10g_phy 框图 xcvr_native_10g_phy包括了PMA\Ehanced PCS，需要注意 Par 阅读全文
摘要：
OpenVINO版本：2019 R1.1 FPGA with Linux 系统环境：CentOS 7.4（CentOS-7-x86_64-DVD-1804） 硬件环境：Arria 10 PAC加速卡（Rush Creek） 依赖软件包：需要Acceleration Stack 1.2安装包及Open 阅读全文
摘要：
官方demo测试：图片分类： 首先，我们需要对classification demo进行编译： 输入指令:source /opt/init_openvino.sh，设置OpenVINO 2019 R1.1环境变量，init_openvino.sh的内容如下（根据自己的安装包路径进行修改）： #!/b 阅读全文
摘要：
环境要求 需要安装以下系统及环境： 1. 系统：Ubuntu 18.04.1 2. A10 GX PAC卡FIM：1.2.1 3. A10 GX DCP :1.2.1 RTE 4. OneAPI: i. l_BaseKit_b_2021.1.9.2195_offline.sh ii. intel-f 阅读全文