Intel Triple-speed Ethernet IP 使用笔记（一）

1. 模块框图

   

2. 模块信号

1. MAC （MAC控制接口）
   1. clk 控制逻辑时钟
   2. reg_addr 控制接口地址寄存器，8位
   3. reg_wr 控制接口，写使能
   4. reg_data_in 控制接口数据输入，32位
   5. reg_data_out 控制接口数据输出，32位
   6. reg_busy 控制接口忙信号，高电平代表寄存器当前处于"忙"状态，在写或者读之前都要判断这个寄存器是否被拉高
2. MAC 接收接口信号
   1. ff_rx_clk 接收端FIFO时钟信号
   2. ff_rx_data[31:0] 接收端FIFO数据信号，32位
   3. ff_rx_mod[1:0]接收端数据模，用来表示数据帧无效的字节，

      11代表：ff_rx_data[23:0]无效

      10代表：ff_rx_data[15:0]无效

      01代表：ff_rx_data[7:0]无效

      00代表：ff_rx_data[31:0]有效

   4. ff_rx_rdy 接收端FIFO数据ready信号
   5. ff_rx_sop 接收端FIFO数据包起始信号
   6. ff_rx_eop 接收端FIFO数据包结束信号
   7. rx_err[5:0] 接收端数据报错信号，6位
   8. rx_err_stat[7:0]接收端数据错误状态，18位
   9. rx_frm_type[3:0] 接收端数据类型，4位
   10. ff_rx_dsav，接收端FIFO端接收帧可用信号
   11. ff_rx_dval，接收端FIFO数据有效信号
   12. ff_rx_a_full，接收端FIFO满信号
   13. ff_rx_a_empty,接收端FIFO空信号
3. MAC Transmit Interface Signals
   1. ff_tx_clk 发送端FIFO 时钟
   2. ff_tx_data[31:0] 发送端FIFO数据信号，32位
   3. ff_tx_mod[1:0] 发送端FIFO模信号，功能与ff_rx_mod类似，2位
   4. ff_tx_sop 发送端FIFO数据开始信号
   5. ff_tx_eop 发送端FIFO数据结束信号
   6. ff_tx_err 发送端FIFO数据错误信号
   7. ff_tx_wren 发送端FIFO写使能
   8. ff_tx_crc_fwd 发送端FIFO CRC
   9. tx_ff_uflow 发送端FIFO 下溢信号
   10. ff_tx_rdy 发送端FIFO数据ready信号
   11. ff_tx_septy 当FIFO buffer达到或者超过tx_section_empty寄存器中定义的阈值时，ff_tx_septy被拉高，可根据该信号告诉上级停止往FIFO里的写动作或者启动反压
   12. ff_tx_a_full 发送端FIFO满信号
   13. ff_tx_a_empty 发送端FIFO空信号
4. MII 信号
   1. m_rx_d[3:0] MII 接收端数据
   2. m_rx_en MII接收使能
   3. m_rx_err MII接收报错
   4. m_rx_col MII PHY冲突检测
   5. m_rx_crs MII PHY载波监听检测信号
   6. m_tx_d[3:0] MII发送端数据
   7. m_tx_en MII发送使能
   8. m_tx_err MII发送端报错
   9. rx_clk ,MII 接收端时钟
   10. tx_clk ,MII发送端时钟
5. PHY 管理信号
   1. mdio_in mdio 输入
   2. mdio_out mdio输出
   3. mdio_oen mdio 输出使能
   4. mdc 时钟信号，根据所选的Ethernet PHY芯片来看具体所需时钟频率，一般为2.5M，一般不大于25M