2020年9月14日
计数器的设计
摘要： 计数器的verilog设计 复位; 加载; 溢出; 变化(上,下); 不变; 阅读全文
posted @ 2020-09-14 09:45 云远·笨小孩 阅读(386) 评论(0) 推荐(0) 编辑
跨时钟域的信号与数据传输
摘要： 跨时钟域传输 单比特的控制信号 为避免亚稳态，应该至少打两拍； 从快时钟域到慢时钟域，发送端使用双跳变沿做展宽； 从慢时钟域到快时钟域，接收端使用单跳变沿做检测； 多比特的数据传输(需要额外的单比特的控制信号做控制) 闭环握手，发送端的valid--FF1--FF2-->接收端收到valid，发出a 阅读全文
posted @ 2020-09-14 09:43 云远·笨小孩 阅读(351) 评论(0) 推荐(0) 编辑
FIFO深度的计算
摘要： DutyRatio指每读/写1个数据,共需要x个周期，则DutyRatio为1/x。 不管是同步FIFO，还是异步FIFO，一定满足： 写入速率$v_$和读出速率$v_$满足$f_*wDutyRatio > f_*rDutyRatio$。否则就没有使用FIFO的必要了，直接用握手就可以。 一个大周期 阅读全文
posted @ 2020-09-14 09:25 云远·笨小孩 阅读(284) 评论(0) 推荐(0) 编辑