2020年4月2日
[FPGA与ASIC] OpenCL开发(未完成)
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posted @ 2020-04-02 16:10 云远·笨小孩 阅读(0) 评论(0) 推荐(0) 编辑
[FPGA与ASIC] 数字信号处理系统(未完成)
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posted @ 2020-04-02 15:59 云远·笨小孩 阅读(0) 评论(0) 推荐(0) 编辑
[FPGA与ASIC] 优化方法
摘要： reg表示综合出触发器(该说法错误）.因为always块(变量必须为reg)既能是时序电路，也能是组合电路。 组合电路一般是电平敏感的always块，或assign语句; 时序电路一般是时钟沿敏感的always块。 优选设计原则 优选同步设计 尽可能使用**时钟驱动的触发器(Flip-Flop)** 阅读全文
posted @ 2020-04-02 15:36 云远·笨小孩 阅读(215) 评论(0) 推荐(0) 编辑
[FPGA与ASIC] 有限状态机
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posted @ 2020-04-02 15:30 云远·笨小孩 阅读(2) 评论(0) 推荐(0) 编辑