2008年12月14日
（笔记）synchronizer step by step 优化设计
摘要： 方法一： 此列子只用了一个flipflop同步另一个时钟域的信号，如果bclk时钟域穿过来的的信号在aclk的上升区域沿发生 变化（在setup time之后 hold time之前发生变化），那么所采到的信号就可能会产生亚稳态，这将对电路产生 严重的影响。能否有其他方法改变此情况呢？ 方法二： 我们在方法一的基础上又加了一个flipflop,这样如果外部时钟域传来的sig... 阅读全文
posted @ 2008-12-14 01:26 changlongbaobao 阅读(417) 评论(0) 推荐(0) 编辑