（原创）uart传输发送模块联合在一起进行测试

      完整uart发送与接收模块以后，为了便于测试我把发送模块连接在了一起进行测试，接收到的数据SRX_I是以16倍波特率的方式即（CLK_1）传入uart_rx，我用16倍的频率CLK_16进行采样，然后每8位data输出到到uart_tx，然后通过tuart_tx把data中的数据依次输出即STX_O，但是我们STX_O的输出是以CLK_16为时钟的这样只是为了便于简单，不用再考虑这两个module（uart_tx，uart_rx）之间不同时钟信号的同步化。在我们分开用的时候，我们的输出STX_O应该是以CLK_1

为时钟周期。

注：其实本人已经做了两个module（uart_tx，uart_rx）之间不同信号的同步化，但发觉如果这样，会增加很多代码，还有很多同步化后信号延迟的问题，所以没有给出STX_O以CLK_1的时钟形式输出，有兴趣的同学可以给我留言，我可以给出相关同步化的代码。

仿真波形如下:

模块代码如下：

 1module uart_top(CLK_16, RST, SRX_I, STX_O);
 2    input CLK_16;
 3    input RST;
 4    input SRX_I;
 5    output STX_O;
 6    
 7    wire [7:0] data;
 8    wire ready_rx;
 9    wire ready_tx;
    wire syn_ready;
    wire error_bit;
    wire overrun;
    wire [3:0] state_tx;
    wire [3:0] state_rx;
//u1,u3 is for the synchronization of the clk_16 and clk_1,which need a lot of code so I omit it. 
 /**//*  div_clk    #(4,16)
            u1(
               .clk(CLK_16),
               .rst(RST),
               .o_clk(CLK_1)
);*/
     uart_rx u2(
                .clk_16(CLK_16),
                .rst(RST),
                .rxd(SRX_I),
                .dout(data),
                .error_bit(error_bit),
                .overrun(overrun),
                .ready(ready_rx),
                .busy(busy),
                .c_state(state_rx)
);
 /**//*   syn_16to1 u3(
                 .clk_1(CLK_1),
                 .rst(RST),
                 .asyn_data(ready_rx),
                 .syn_data(syn_ready)
);*/
     uart_tx u4(
                .din(data),
                .load(ready_rx),
                .clk(CLK_16),
                .rst(RST),
                .txd(STX_O),
                .ready(ready_tx),
                .c_state(state_tx)
);
endmodule

 

testbench代码如下：

 

 1module uart_testbench;
 2parameter p=160;
 3reg CLK_16;
 4reg RST;
 5reg SRX_I;
 6wire STX_O;
 7uart_top inst(
 8              .CLK_16(CLK_16),
 9              .RST(RST), 
              .SRX_I(SRX_I),
              .STX_O(STX_O)
);
initial
begin
    
    RST=0;
    CLK_16=1;
    SRX_I=1;
    #1 RST=1;
    #1 RST=0;
    #p SRX_I=1;
    #p SRX_I=1;
    //1byte
    #p SRX_I=0;
    #p SRX_I=0;
    #p SRX_I=0;
    #p SRX_I=0;
    #p SRX_I=0;
    #p SRX_I=1;
    #p SRX_I=1;
    #p SRX_I=1;
    #p SRX_I=1;
    #p SRX_I=1;
    //1byte
    #p SRX_I=0;
    #p SRX_I=1;
    #p SRX_I=0;
    #p SRX_I=1;
    #p SRX_I=0;
    #p SRX_I=1;
    #p SRX_I=0;
    #p SRX_I=1;
    #p SRX_I=0;
    #p SRX_I=1;
    //1byte
    #p SRX_I=0;
    #p SRX_I=1;
    #p SRX_I=1;
    #p SRX_I=1;
    #p SRX_I=1;
    #p SRX_I=0;
    #p SRX_I=0;
    #p SRX_I=0;
    #p SRX_I=0;
    #p SRX_I=1;
    //1byte
    #p SRX_I=0;
    #p SRX_I=1;
    #p SRX_I=1;
    #p SRX_I=0;
    #p SRX_I=1;
    #p SRX_I=1;
    #p SRX_I=0;
    #p SRX_I=1;
    #p SRX_I=1;
    #p SRX_I=1;
    //1byte
    #p SRX_I=0;
    #p SRX_I=1;
    #p SRX_I=1;
    #p SRX_I=1;
    #p SRX_I=1;
    #p SRX_I=1;
    #p SRX_I=1;
    #p SRX_I=0;
    #p SRX_I=1;
    #p SRX_I=1;
    #20000 $finish; 
end
always #5 CLK_16=~CLK_16;
endmodule