（原创）system verilog——同步fifo

本例代码都已给出，可以在MODELSIM6.3F中直接运行，大家通过下面仿真波形可以看到，有六个断言成功，0个断言失败，

成功的断言分别是：三个写入数据时，status的前后状态变化的断言；三个读出数据时，status的前后状态变化的断言。

代码如下：

 

  1`timescale 1ns/10ps 
  2module syn_fifo(clk,
  3                rst,
  4                wr_cs,
  5                wr_en,
  6                din,
  7                rd_cs,
  8                rd_en,
  9                dout,
 10                empty,
 11                full
 12);
 13parameter DATA_WIDTH=8;
 14parameter ADDR_WIDTH=8;
 15parameter DEPT_WIDTH=(1<<ADDR_WIDTH);
 16parameter fifo_sva=1'b1;
 17input clk;
 18input rst;
 19input wr_cs;
 20input rd_cs;
 21input [DATA_WIDTH-1:0] din;
 22input rd_en;
 23input wr_en;
 24output [DATA_WIDTH-1:0] dout;
 25output empty;
 26output full;
 27
 28logic [ADDR_WIDTH-1:0] wptr;
 29logic [ADDR_WIDTH-1:0] rptr;
 30logic [ADDR_WIDTH-1:0] status;
 31assign empty=(status==0);
 32assign full=(status==DEPT_WIDTH);
 33// write data into fifo
 34always@(posedge clk or posedge rst)
 35begin
 36 if(rst)begin
 37   wptr=0;
 38 end
 39 else if(wr_en&&wr_cs&&!full)begin
 40   wptr=wptr+1;
 41 end
 42end
 43//read data from fifo
 44always@(posedge clk or posedge rst)
 45begin
 46 if(rst)begin
 47  rptr=0;
 48 end
 49 else if(rd_en&&rd_cs&&!empty)begin
 50  rptr=rptr+1;
 51 end
 52end
 53//count fifo status
 54always@(posedge clk or posedge rst)
 55begin
 56 if(rst)begin
 57    status=0;
 58 end
 59 else if((wr_en&&wr_cs)&&!(rd_en&&rd_cs)&&!full)begin
 60    status=status+1;
 61 end
 62 else if(!(wr_en&&wr_cs)&&(rd_en&&rd_cs)&&!empty)begin
 63          status=status-1;
 64 end
 65 else begin
 66   status=status;
 67 end
 68end      
 69asyn_dp_ram#(DATA_WIDTH,ADDR_WIDTH,DEPT_WIDTH)
 70 u(.din(din),
 71   .wptr(wptr),
 72   .wr_en(wr_en),
 73   .wr_cs(wr_cs),
 74   .dout(dout),
 75   .rptr(rptr),
 76   .rd_en(rd_en),
 77   .rd_cs(rd_cs)
 78 );
 79 //sva property description
 80property p_write_not_read; 
 81 @(posedge clk)
 82 (wr_cs&&wr_en&&!rd_cs&&!rd_en&&!full)|=>(status==$past(status)+1); 
 83endproperty
 84property p_read_not_write; 
 85 @(posedge clk)
 86 (!wr_cs&&!wr_en&&rd_cs&&rd_en&&!empty)|=>(status==$past(status)-1); 
 87endproperty
 88property p_write_and_read; 
 89 @(posedge clk)
 90 (wr_cs&&wr_en&&rd_cs&&rd_en)|=>(status==$past(status)); 
 91endproperty
 92
 93//sva check
 94always@(posedge clk)
 95if(fifo_sva)
 96begin
 97a_write_not_read:assert property(p_write_not_read)           
 98        else $display("write error at %d !",$time);
 99a_read_not_write:assert property(p_read_not_write)
        else $display("read error at %d !",$time);
a_write_and_read:assert property(p_write_and_read)
        else $display("write and read error at %d !",$time);
        
c_write_not_read:cover property(p_write_not_read);
c_read_not_write:cover property(p_read_not_write);
c_write_and_read:cover property(p_write_and_read);
end
endmodule

 

`timescale 1ns/10ps 
module asyn_dp_ram(din,wptr,wr_en,wr_cs,dout,rptr,rd_en,rd_cs);
parameter DATA_WIDTH=8;
parameter ADDR_WIDTH=8;
parameter DEPT_WIDTH=(1<<ADDR_WIDTH);
input [DATA_WIDTH-1:0] din;
input [ADDR_WIDTH-1:0] wptr;
input [ADDR_WIDTH-1:0] rptr;
input wr_en;
input wr_cs;
input rd_en;
input rd_cs;
output [DATA_WIDTH-1:0] dout;

logic [DATA_WIDTH-1:0] dout;
logic [DATA_WIDTH-1:0] mem [DEPT_WIDTH-1:0];
//write data port
always@(din or wptr or wr_en or wr_cs)
begin
if(wr_en&&wr_cs)
mem[wptr]=din;
end
//read data port
always@(rptr or rd_en or rd_cs)
begin
if(rd_en&&rd_cs)
dout=mem[rptr];
end

endmodule 


 

`timescale 1ns/10ps 
module syn_fifo_testbench;
logic clk;
logic rst;
logic wr_cs;
logic rd_cs;
logic  [7:0] din;
logic rd_en;
logic wr_en;
wire [7:0] dout;
wire empty;
wire full;
syn_fifo #(8,4,256,1)
         u1(.clk(clk),
            .rst(rst),
            .wr_cs(wr_cs),
            .wr_en(wr_en),
            .din(din),
            .rd_cs(rd_cs),
            .rd_en(rd_en),
            .dout(dout),
            .empty(empty),
            .full(full)
);
parameter p=10;
initial
begin
wr_cs=0;
wr_en=0;
rd_cs=0;
rd_en=0;
clk=0;
rst=1;
#p rst=0;
#p wr_cs=1;
   wr_en=1;
   din=8'b10101010;
#p din=8'b11001100;
#p din=8'b11111111;
#p wr_cs=0;
#p wr_en=0; 
#p rd_cs=1;
#p rd_en=1;
#p ;
#p ;
#p rd_cs=0;
#p rd_en=0;
#1000 $finish;
end
initial
begin
$monitor("the din  is %b ,out is %b at %d",din,dout,$time);
//$monitor("the dout is %b at %d",dout,$time);
end
always #5 clk=~clk;
endmodule

完整代码：

fifo_sv.rar