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2024年3月19日
FPGA之串口接收数据(看注释)
摘要: 兜兜转转看了好多家视频和好几本书,明白了FPGA难学的原因之一是因为讲的好(我觉得就是很详细,告诉你为什么这么来写代码)的视频比较少,之前看到的那本书其实也很好,只是没有说为什么这么写,以及某些步骤的用意,这次看了野火的视频,发现挺符合我的需求,他们视频和我借的那本书思路是相同的,野火的视频能将那些
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posted @ 2024-03-19 16:02 python_TURRLE
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2024年3月6日
FPGA之呼吸灯
摘要: 前段时间思路一直很混乱,总是觉得自己跟着视频学但是没达到自己想要的效果(就是能拿到一个问题,自己分析出需求,明白涉及到的接口有哪些,再是程序逻辑),所以跑去图书馆找了好几本书,翻到了一本适合自己的(代码比较全面,不像有的书籍只写模块,还有些细节东西不写出来),呼吸灯是前天学习完毕的,今天自己将课后训
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posted @ 2024-03-06 17:27 python_TURRLE
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2024年2月26日
FPGA之计数器简单运用(看注释
摘要: 先写源文件counter.v ////////////////////////////////////////////////////////////////////////////////// // Module Name: counter // 板子晶振为50mhz,就是50106hz,周期为2
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posted @ 2024-02-26 15:10 python_TURRLE
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2024年2月25日
FPGA之38译码器(看注释)
摘要: 先是编写源文件,我习惯把他的名字与项目名称统一 decoder_3_8.v /* 模块思路是输入abc,输出8选1,先定义各个端口,考虑到输出有多个选择所以用[7:0] */ module decoder_3_8( a, b, c, out ); input a; input b; input c;
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posted @ 2024-02-25 17:11 python_TURRLE
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Verilog基本语法知识
摘要: define 就是一个宏定义 define 原变量 新的值或者名称或表达式 再使用的时候可以原变量代替 undef是取消定义宏 `undef 原变量 即可完成取消 `include "文件名.V"这样可以将文件名.V的全部内容赋值并插入到这条语句所出现的地方,并且在编译中将包含了 文件名.V的文件作
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posted @ 2024-02-25 17:06 python_TURRLE
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