摘要：
前两天看到网上有人问关于verilog编写计算器的问题，就突然想做一个试试，本来以为很简单，结果发现有太多的状态需要考虑。程序里用的方法比较笨，if套if，case接case的，不过到目前还没有发现哪里有错误。 阅读全文
@豆为FPGA发狂的豆子 |
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摘要：
前两天看到网上有人问关于verilog编写计算器的问题，就突然想做一个试试，本来以为很简单，结果发现有太多的状态需要考虑。程序里用的方法比较笨，if套if，case接case的，不过到目前还没有发现哪里有错误。 阅读全文
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