初学Verilog，各种仿真真纠结

      学习Verilog快一个多月了，我想最基本的还是没问题，可以写写比较简单的Verilog程序，但对于仿真我已经是崩溃了，RTL仿真确实很简单，但自己就是过不了后仿真即综合后仿真的关，在网上查了很久还是没有解决问题，在进行门级仿真的时候，软件进行到83%进停止了，说什么fail add instant file，真的搞不懂，看到各个门级仿真的方法，都试了试，但结果还是那么糟糕，还想去布线后仿真还有很远了。初学难道就会遇到这么多困难，现在怀疑可能是自己软件的问题，其它的步骤真的是一点错都没有哦，只能回校去攻克了!加油