摘要：
第一步： 在QII软件中，使用“Assignments -》 Remove Assignments”标签，移除管脚分配内容，以确保此次操作，分配的管脚没有因为覆盖而出现错误的情况。 编写xxx.tcl文件。该文件需要在当前工程目录下。格式如下： 第二步：在QII软件中，使用“Tools -》 Tcl 阅读全文
摘要：
参数新数据对象是用来定义常量的，它可以提升verilog hdl代码的可读性和维护性。 verilog hdl支持参数有两种，普通参数和局部参数。普通参数在模块例化时可以从新赋值，局部参数在模块例化时不能从新赋值。参数值更改可以通过defparam语句实现。 Verilog中可以用关键字parame 阅读全文
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1-选择eda仿真工具 tool-》options-》eda tool options 2-assignments-》settings-》eda tool settings-》simulation-》modelsim 3-编写testbench： （自动生成操作：processing-》start- 阅读全文
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线网型数据对象： 是verilog hdl常用数据对象之一，起到电路节点之间的互联作用，类似于电路板上的导线。 wire是verilog hdl默认的线网型数据对象。 线网型数据对象的读操作在代码任何位置都可以使用； 写操作只能在assign连续赋值语句中使用。 assign连续赋值语句： 基本格式 阅读全文
摘要：
预编译指令： verilog HDL预编译指令是以" ' "字符开头，而且不需要以";"结尾。 作用：指示在编译verilog hdl源代码前，需要执行哪些操作。 'timescale的使用方法： verilog hdl的时序分析是以时间先后为顺序的，时延用'timescale定义的时间单位来表示。 阅读全文
摘要：
1--verilog HDL 语言的预编译指令作用：指示在编译verliog HDL源代码前，需要执行哪些操作。 2--模块内容是嵌在module 和endmodule两个语句之间。每个模块实现特定的功能，模块可进行层次的嵌套，因此可以将大型的数字电路设计分割成大小不一的小模块来实现特定的功能，最 阅读全文
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首先，我们先准备两个.py文件，还要图片文件 代码//是我自己手写的，copy时记得删掉，不然有可能错误，比如中英文啥的 当然 一些语法的无问题就百度，都能给你答案 第一个.py 代码 pyinstaller打包不打图片，但是.py文件肯定会打。那么把图片用.py文件保存就是解决问题的核心。也就是把 阅读全文
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首选说一下，这种打包方式只能在本电脑上使用运行正常 准备：.py文件：你的程序 gif文件：你要用的图片 第一步： 在上面文件所在目录打开cmd 上面的变量其实就是你的图片的path 使用图片： photo = tk.PhotoImage(file='./socket_one.gif') 这是我正常 阅读全文
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准备： 1，xxx.py程序文件 2，自定义的图标文件:xxx.ico 图标文件应该包含常见的多分辨率格式，以便适应在不同场合显示，不能是单一图片。 推荐使用Quick_Any2Ico这款软件转换，使用很方便。 第一步： 以管理员打开cmd命令行窗口，输入： 这一步，点回车，会自动安装pyinsta 阅读全文
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void TIM8_PWM_Init(u16 arr,u16 psc){ GPIO_InitTypeDef GPIO_InitStructure; TIM_TimeBaseInitTypeDef TIM_TimeBaseStructure; TIM_OCInitTypeDef TIM_OCInitS 阅读全文