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摘要: 参考来源:https://www.cnblogs.com/duwenqidu/p/11104532.html 纹波 纹波:是附着于直流电平之上的包含周期性与随机性成分的杂波信号。指在额定输出电压、电流的情况下,输出电压中的交流电压的峰值。狭义上的纹波电压,是指输出直流电压中含有的工频交流成分。 噪声 阅读全文
posted @ 2020-03-15 09:04 菜芽caiya 阅读(912) 评论(0) 推荐(0) 编辑
摘要: (1) 直流地:直流电路“地”,零电位参考点。 (2) 交流地:交流电的零线,应与地线区别开。 (3) 功率地:大电流网络器件、功放器件的零电位参考点。 (4) 模拟地:放大器、采样保持器、A/D转换器和比较器的零电位参考点。 (5) 数字地:也叫逻辑地,是数字电路的零电位参考点。 (6) “热地” 阅读全文
posted @ 2020-03-13 18:38 菜芽caiya 阅读(505) 评论(0) 推荐(0) 编辑
摘要: UART以一个起始位开始通信,起始方法是由TX引脚输出低电平。跟着起始位之后是要发送的8位或者9位数据,如果有奇偶校验则数据后面是奇偶校验的数据信息,最后是停止位,停止位可以设置为1,2,1.5个。 发送配置及单字节通信过程: 寄存器介绍: 控制寄存器 1(UART_CR1): 控制寄存器 2(UA 阅读全文
posted @ 2019-12-09 12:24 菜芽caiya 阅读(1042) 评论(0) 推荐(0) 编辑
摘要: 基本思路:将动态gif图的每一帧图片存储到一个数组里面,然后调用after()方法不断的去循环更新图片 代码沿用前面介绍的(关不掉的小姐姐程序python tkinter实现 学习 打包教程)的代码,这个代码能看懂的话,下面的代码也就很好理解了,就多了一个update()函数,里面调用了after( 阅读全文
posted @ 2019-11-23 12:31 菜芽caiya 阅读(6413) 评论(0) 推荐(0) 编辑
摘要: 1,pycharm--运行时设置: pycharm运行之前要配置一下 没有配置之前,显示的add configurations,之后点击加号: 之后选择我们编写的代码文件,一定要选择文件; 2,多行注释:格式:"""注释内容""" 代码选中的条件下,同时按住 Ctrl+/,被选中行被注释,再次按下C 阅读全文
posted @ 2019-11-21 18:28 菜芽caiya 阅读(228) 评论(0) 推荐(0) 编辑
摘要: 一,串口相关知识 UART 通信 UART 首先将接收到的并行数据转换成串行数据来传输。消息帧从一个低位起始位开始,后面是 7 个或 8 个数据位,一个可用的奇偶位和一个或几个高位停止位。接收器发现开始位时它就知道数据准备发送,并尝试与发送器时钟频率同步。如果选择了奇偶校验,UART 就在数据位后面 阅读全文
posted @ 2019-10-31 09:14 菜芽caiya 阅读(1925) 评论(0) 推荐(0) 编辑
摘要: 仿真不收敛,提示ERROR(ORPSIM-15138): Convergence problem in transient analysis at Time = 116.4E-21. Time step = 116.4E-21, minimum allowable step size = 1.000 阅读全文
posted @ 2019-10-27 16:35 菜芽caiya 阅读(5838) 评论(0) 推荐(0) 编辑
摘要: Altera 的 Cyclone IV 器件 PLL 具有时钟倍频和分频、相位偏移、可编程占空比和外部时钟输出,进行系统级的时钟管理和偏移控制。 Altera 的 Quartus II 软件无需任何外部器件,就可以启用 Cyclone IV PLL 和相关功能。 下面演示如和调用 Altera 提供 阅读全文
posted @ 2019-09-30 19:49 菜芽caiya 阅读(734) 评论(0) 推荐(0) 编辑
摘要: 一,建立工程: 1,启动 Quartus12.1 开发环境, 选择菜单 File->New Project Wizerd。 2,在弹出的对话框中输入工程名和工程存放的目录, 点击 Next ,top-level design entity name跟工程名字一样。 3,add files 可以添加项 阅读全文
posted @ 2019-09-28 12:56 菜芽caiya 阅读(1476) 评论(0) 推荐(0) 编辑
摘要: 转载至:https://www.cnblogs.com/zuilangsanshu/p/9888608.html FPGA芯片一般有好几组时钟引脚 CLK [0..N] [p,n],我的理解是:首先,时钟必须由外部晶振通过CLK引脚输入到FPGA的时钟网络,至于选用哪一组CLK,主要看FPGA哪个b 阅读全文
posted @ 2019-09-28 11:53 菜芽caiya 阅读(2215) 评论(0) 推荐(0) 编辑
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