2020年6月12日
verilog，vhdl，bdf文件一起综合
摘要： bdf文件创建： 对于FPGA来说，这三种文件都是对硬件电路描述，都是可以综合的，而且可以混合使用，一般想直观一点的话，可以用verilog 或则vhdl写模块，然后将代码文件实例化为元件，然后放入到bdf文件里面，将bdf文件设置为顶层文件，在bdf里面画好原理图即可综合了。 verilog 或则 阅读全文
posted @ 2020-06-12 21:17 菜芽caiya 阅读(1832) 评论(0) 推荐(0) 编辑