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菜芽caiya
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2020年5月22日
verilog 语法
摘要: verilog 初值: FPGA内的寄存器,如果不赋初值,知默认为0; 但是在仿真软件中(如modelsim),寄存器如果不赋初值,默认为不定态(x),仿真是无法进行的,count+1仍然为道x,你就会看到count一直是红色的,没有结果; 之所以实现流水灯没有问题,是因为你下载到FPGA内部了,c
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posted @ 2020-05-22 21:18 菜芽caiya
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