摘要：
一，建立工程： 1，启动 Quartus12.1 开发环境， 选择菜单 File->New Project Wizerd。 2，在弹出的对话框中输入工程名和工程存放的目录， 点击 Next ，top-level design entity name跟工程名字一样。 3，add files 可以添加项 阅读全文
摘要：
转载至：https://www.cnblogs.com/zuilangsanshu/p/9888608.html FPGA芯片一般有好几组时钟引脚 CLK [0..N] [p，n]，我的理解是：首先，时钟必须由外部晶振通过CLK引脚输入到FPGA的时钟网络，至于选用哪一组CLK，主要看FPGA哪个b 阅读全文